在多主总线ATM信元交换中传送ATM信元的方法

本发明涉及通信领域的ATM交换技术，特别是涉及多主总线方式的ATM信 元交换技术。

ATM是异步转移模式(Asynchronous Transfer Mode)的简称。信元(Cell)， 或称ATM信元，是一种固定长度的数据分组。一个ATM信元长53个字节(Byte)， 前面5个字节称为信头(Header)，后面48个字节称作信息域(Information Field)。信头中是关于这个信元的路径信息和一些其他的控制信息，信息域中 则是用户要经过电信网传送的信息。

多主总线方式的ATM交换属于ATM交换技术的一种，多主总线方式的总线 仲裁属共享总线仲裁机制。各个接口模块挂接在总线上，当一个模块有信元要 交换时，首先由该模块发出总线申请，由总线仲裁机制决定是否允许占用总线， 若允许，该模块就将信元广播到总线上，总线上所有接口模块都检查总线上信 元所携带的路由信息，发现目的地址包括本模块就将该信元从总线上拷贝下来， 从而完成信元的交换。

现有技术中有一种由transwitch公司提出的CellBus总线结构，其为一 种多主总线ATM交换方式。在总线上的设备中有一个设备必须配置有总线仲裁 功能，其它设备向它发出申请，仲裁器根据一定的机制发出允许。同一时间只 能有一个仲裁。在CellBus上的设备配置有地址字段(5bits)。该地址用来发 出发送申请，以及用来鉴别CellBus上的信元。CellBus可以配置成16用户或 32用户。如图1所示，在16用户时，16个设备在每帧的第一个时钟发出发送 申请；如图2所示，32用户时，同步信号每两帧才有一个，设备0～15在偶帧 发出发送申请，而16～31设备在奇帧发出该申请。

图1示出了作为现有技术的CellBus的在16用户模式下的帧结构。如图1 所示，CellBus的帧有申请、总线信元、允许三个部分。

在第0时钟周期(Cycle0)中，CellBus设备在总线上发出申请，可以称 之为申请字。第1至第14时钟周期(Cycle1～14)，为信元部分。在第15时钟 周期(Cycle15)，允许部分决定下一个帧由哪个设备发送数据，同时，还有一 个由发送设备产生的奇偶字段。

在申请字段中，每个设备对应32位总线上的两位，其中一位用作优先权 设置。

在信元总体中，包含ATM信元的52个字节，但把ATM信元中地HEC字段 删除了。在接收端，再把信元输出到UTOPIA接口前产生HEC字段并插入。

对CellBus设备来说，输入的信元有广播，组广播，单地址。在开始接收 信元前，接收器对路由头(routing header)的4比特的CEC-4字段进行校验， 同时也对比特校验-8(BIP-8)字段进行检验。无论哪一个有问题，该信元被 丢弃。

图2示出了作为现有技术的CellBus的在32个用户模式下的帧结构。在 32用户的情况下，同步信号每两帧才有一个，设备0～15在偶帧发出发送申请， 而16～31设备在奇帧发出申请。

综上，按照现有技术的CellBus传输方式，传送ATM信元的每一帧均包含 一个申请字时钟周期，以供设备对下一帧的总线提出申请，并且每一帧还包含 一个允许字时钟周期，以供仲裁器向设备发放下一帧的仲裁允许信息。由于每 一帧都要拿出两个时钟周期分别用于申请字和允许字，这样就降低了总线传送 ATM信元的效率。总线的位宽越宽，这种效率的降低就越明显。尤其在更高总 线位宽的情况下，例如在总线位宽为128位的情况下，传送一个ATM信元的有 效荷载只需要4个时钟周期，此时，如果在每一帧中再拿出两个时钟周期专门 用于申请字和允许字的话，传输效率(即有效时钟占总时钟的比例)仅为 4/6＝2/3，将极大的限制ATM信元的传送效率。

本发明的目的在于提出一种在多主总线ATM信元交换中传送ATM信元的方 法，其可在多主总线ATM信元交换中实现高效率的ATM信元传送，并且能够更 好地适应更高位宽的总线传输。

本发明的目的是这样实现的：一种在多主总线ATM信元交换中传送ATM信 元的方法，其特征在于，将传送ATM信元的帧分为初始帧和与之相应的不少于 一个数据帧，对与该初始帧相应的数据帧和下一个初始帧的总线申请均设置在 该初始帧的一个专用于申请的时钟周期中；并且将仲裁允许信息设置在该初始 帧中，为与该初始帧相应的数据帧和下一个初始帧提供允许信息，或者将仲裁 允许信息分散设置在各帧中，仅为其下一帧提供允许信息。

在将仲裁允许信息分散设置在各帧中，仅为其下一帧提供允许信息的情况 下，所述的仲裁允许信息设置于一个长字的任意位置，该长字的其他位置用以 填充数据。

在将仲裁允许信息分散设置在各帧中，仅为其下一帧提供允许信息的情况 下，所述的仲裁允许信息设置于一个长字的任意位置，该长字的其他位置用以 填充比特校验或者保留不用。

所述的专用于申请的时钟周期位于初始帧的帧头。

所述的各帧均用以传送一个ATM信元。

设置在初始帧中的仲裁允许信息，位于所述的专用于申请的时钟周期后的 一个时钟周期中。

设置在初始帧中的仲裁允许信息，位于该初始帧的最后一个时钟周期中。

仲裁允许信息和比特校验可以合并放入一个时钟周期，也可以分别占用不 同的时钟周期。

所述的总线位宽为(32+8×N)，其中N为自然数。

本发明的方法，将总线上挂接的设备对若干个帧(一个初始帧加不少于一 个数据帧)的申请集中设置在一个初始帧中，免除了数据帧中的申请字时钟周 期，从而可以高效率的实现ATM信元传送，并且总线位宽越宽，本发明越能够 更好地适应，相较于现有技术其传输效率高的的优点越突出。

为使本发明的目的、技术方案和优点更加清楚明白，以下举实施例，并结 合附图，对本发明进一步详细说明。其中

图1示出了作为现有技术的CellBus的在16用户模式下的帧结构；

图2示出了作为现有技术的CellBus的在32用户模式下的帧结构；

图3示出了依照本发明第一较佳实施例的“I+D”帧结构；

图4示出了依照本发明第一较佳实施例的“I+2D”帧结构；

图5示出了依照本发明第一较佳实施例的“I+3D”帧结构；

图6示出了在本发明的第一较佳实施例中的总线接口示意图；

图7示出了在本发明的第一较佳实施例中的总线接口信号时序图；

图8示出了在本发明的第一较佳实施例中的总线帧同步信号位置示意图；

图9示出了依照本发明第一较佳实施例的各种帧结构及其性能；

图10示出了依照本发明第二较佳实施例的“I+D”帧结构；

图11示出了依照本发明第二较佳实施例的“I+2D”帧结构；

图12示出了依照本发明第二较佳实施例的“I+3D”帧结构；

图13示出了依照本发明第二较佳实施例的分散仲裁允许字的结构示意；

图14示出了依照本发明第二较佳实施例的各种帧结构及其性能。

由于作为现有技术的CellBus帧结构在要求带宽更宽、传输效率更高的应 用中存在缺陷，我们提出了本发明的高效率传送ATM信元的方法。

考虑到增加总线位宽时，申请字字长增加可以允许更多的总线请求，这样 就可以将多个申请集中在一个申请字中以提高数据位宽利用率。同时数据位宽 增加导致在与CellBus仲裁灵敏度接近的条件下，允许发生多帧的传输(为提 高传输效率计，两次申请间只传送数据帧)，本发明即基于这种考虑而设计，从 而有效地改善了ATM信元的传输效率。

本发明的核心思想是将对若干个帧的申请集中设置在一个帧(在此称为初 始帧或I帧)中，免除了其他帧(在此称为数据帧或D帧)中的申请字时钟周 期，从而达到对ATM信元的高效率交换。至于仲裁允许信息，则可以集中设置 在初始帧中，为与该初始帧相应的数据帧和下一个初始帧提供允许信息，也可 以将仲裁允许信息分散设置在初始帧和数据帧的各帧中，仅为该帧的下一帧提 供允许信息。当然无需更多说明的是，在时序上仲裁允许信息应当位于申请字 之后，先申请然后才有仲裁。

图3示出了依照本发明第一较佳实施例的“I+D”帧结构，图4示出了依 照本发明第一较佳实施例的“I+2D”帧结构，图5示出了依照本发明第一较佳 实施例的“I+3D”帧结构。如图1、图2、图3所示，其中申请字位于帧头， 是专用于设备提出总线申请的时钟周期，其只存在于初始帧中。允许字为专用 于发布仲裁结果的时钟周期，其位于初始帧的帧尾，在本实施例中，初始帧中 的一个允许字包含若干个帧的允许信息，这若干个帧是指相应于本初始帧的数 据帧以及下一个初始帧。当然，也可以将比特校验(BIT INTERLEAVE PARITY， 简称BIP)和仲裁允许合并占用该专用于允许字的帧尾时钟周期中。BIP也可以 与仲裁允许占用不同的时钟周期。

总线的位宽可以根据(32+8×N)确定，其中N为自然数。根据总线的不 同位宽以及需要挂接的设备数量，采用不同数目的数据帧。一般来讲，总线的 位宽越宽、需要挂接的设备越少，初始帧后可以采用的数据帧就越多。

图6示出了在本发明的第一较佳实施例中的总线接口示意图。在本实施例 中，接口逻辑使用“GTL+”标准接口。BTL(Backplane Transceiver Logic) /GTL+(Gunning Transceiver Logic)标准，是为克服TTL/CMOS信号在高速背 板中传输时存在的反射和噪声问题而提出的，BTL/GTL输出电容最大5pf，比 TTL/CMOS的典型值8～15pf为小，可以克服高频环境下背板信号的反射和噪声 引入的信号畸变的问题，属于低信号摆动(Low-signal-swing)逻辑。

本发明的方法与Cell Bus一样，都适用于多主总线方式，总线仲裁属共 享总线仲裁机制。各个接口模块挂接在总线上，当一个模块有信元要交换时， 首先由该模块发出总线请求，由总线仲裁机制决定是否允许占用总线，若允许， 该模块就将信元广播到总线上，总线上所有接口模块都检查总线上信元所携带 的路由信息，发现目的地址包括本模块就将该信元从总线上拷贝下来，从而完 成信元的交换。

与Cell Bus总线类似，根据本实施例设计的总线包括：DATA信号(其传 送方式采用了本发明)，还包括(但不限于)总线读时钟、总线写时钟、总线帧 同步、总线确认和总线拥塞指示等控制信号。下面对接口时序约束条件进行说 明。

图7示出了在本发明的第一较佳实施例中的总线接口信号时序图。如图7 所示，图中BRC(总线读时钟)和BWC(总线写时钟)为接口输入时钟，tSU为 BRC有效跳变沿(下降沿采样有效)前的输入数据建立时间，最小2.5ns；tH 为BRC有效跳变沿(下降沿采样有效)后的输入数据保持时间，最小为2.5ns； tD为BWC有效跳变沿(下降沿采样有效)后的输出数据延时，最小5ns。

图8示出了在本发明的第一较佳实施例中的总线帧同步信号位置示意图。 如图8所示，BF(总线帧同步)信号仅在I帧(初始帧)启始发生，作为特例， Cell Bus可以看作只有I帧，因此会有16用户和32用户的时序差异。适应本 发明方法而较佳设计的总线，则可以很好地克服该时序差异。即使采用类似的 2bit表示申请，在申请字中也可以容许更多的用户提出申请，特别是当数据位 宽达到64位以上时，可以在一个申请字内容纳32以上用户的申请，突破了原 CellBus的限制。

图9示出了依照本发明第一较佳实施例的各种帧结构及其性能。其中传输 效率为有效时钟占总时钟的比例；包传输率为单位周期内传输数据包数目；仲 裁灵敏度相当于两次总线仲裁间隔时钟周期数目。其中的总线位宽根据(32+8 ×N)确定，N为自然数。

在上述帧结构中，由源端提供的BIP和仲裁器发送的允许字既可以合并放 入一个周期，也可以分别占用不同的总线周期。图9中加阴影部分表示在效率 相同的条件下，可以利用更少的数据位宽实现。

作为特例，CellBus可以看作在32位总线下只有I帧的情况，即N＝0的 情况，如图9所示，传输一个完整的帧需要16个时钟周期，其中有效数据占用 14个时钟周期，传输效率(即有效时钟占总时钟的比例)为14/16＝7/8；包传 输率(相当于单位周期内传输数据包数目)为1/16；仲裁灵敏度(相当于两次 总线仲裁间隔时钟周期数目)为16。其主要指标均低于采用本发明方法的帧结 构。

图10示出了依照本发明第二较佳实施例的“I+D”帧结构，图11示出了 依照本发明第二较佳实施例的“I+2D”帧结构，图12示出了依照本发明第二 较佳实施例的“I+3D”帧结构。如图10、11、12所示，依照本发明的第二较 佳实施例，将仲裁允许信息分散设置在各帧中，仅为其下一帧提供允许信息， 并且该仲裁允许信息设置于一个长字的任意位置，该长字的其他位置用以填充 数据。

由于传送ATM信元的数据字(有效荷载时钟周期)中包含的字节，往往大 于ATM信元所需，因此在数据字中总会有一些空闲的字节。而对一帧的一个仲 裁允许信息只需要占用一个字节(Byte)，因此就可以将该字节插入有效载荷时 钟周期的适当位置。从而进一步省略专用于允许的时钟周期。该仲裁允许信息 可安排在帧结构任何适当的长字中，既可以在长字的头部，也可以是尾部或中 间位置。其中一种可行的方案是将允许字安排在长字尾部，如图13所示。其结 构特点是只做下一帧(无论是I帧还是D帧)的仲裁允许，将其放置在一个长 字中的任意位置(其余可以放数据、可以保留不用、也可以是BIP等)。就该长 字在整个帧中的位置而言，不一定要在帧尾，只需安排在申请字后面使得仲裁 机制产生仲裁结果即可。图13中允许字节中各比特位的定义(如空位、GPR、 GEN、GTN)可以与现有技术中CellBus对允许字的定义相同。

在本实施例中，由源端提供的BIP和仲裁器发送的允许字既可以放入一个 周期，也可以分别占用不同的总线周期。

图14示出了依照本发明第二较佳实施例的各种帧结构及其性能。图中加 阴影部分表示在效率相同的条件下，可以利用更少的数据位宽实现。

本发明的方法，可以高效率的实现ATM信元传送，并且总线位宽越宽，本 发明越能够更好地适应，相较于现有技术其传输效率高的的优点越突出，其可 以非常好的适应宽带ATM交换的要求，取得了本领域的普通技术人员意想不到 的结果。

最后所应说明的是，以上实施例仅用以说明本发明而非限制，尽管参照较 佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对 本发明进行修改或者等同替换，而不脱离本发明的精神和范围，其均应涵盖在 本发明的权利要求范围当中。