待测芯片测试电路、方法以及测试设备与流程

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1.本公开涉及集成电路测试技术领域，尤其涉及一种待测芯片测试电路、方法以及测试设备。

背景技术：

2.目前，对多个芯片进行测试时，为了实现对每个芯片的单独测试，首先需要确定每个待测芯片的待测地址，然后根据待测地址进行测试。若采用不准确的芯片地址对待测芯片进行测试，则可能会输入或输出错误的信号，影响测试结果。

技术实现要素：

3.有鉴于此，本公开实施例提供一种待测芯片测试电路、方法以及测试设备。
4.根据本公开实施例的第一方面，提供了一种待测芯片测试电路，包括：
5.测试命令发生电路，其被配置为在测试模式下基于使能信号生成测试命令信号；
6.锁存数据发生电路，其被配置为基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号；
7.调整命令发生电路，连接所述测试命令发生电路和所述锁存数据发生电路，其被配置为基于所述测试命令信号和所述测试数据信号生成调整命令信号。
8.在一些实施例中，还包括：
9.测试模式启动电路，连接所述测试命令发生电路，其被配置为产生测试模式启动信号，以进入测试模式。
10.在一些实施例中，还包括：
11.待测芯片的数据接口，所述数据信号来自于待测芯片的数据接口。
12.在一些实施例中，还包括：
13.数据信号获取电路，连接于所述锁存数据发生电路和待测芯片的数据接口，其被配置为从待测芯片的数据接口获取待测芯片的数据信号，并将所述数据信号发送给锁存数据发生电路。
14.在一些实施例中，还包括：
15.命令发生器，连接于锁存数据发生电路和测试命令发生电路，被配置为产生使能信号和时钟信号。
16.在一些实施例中，所述命令发生器包括：
17.使能信号发生单元，其被配置为发生使能信号，并将所述使能信号输出至测试命令发生电路；
18.时钟信号发生单元，其被配置为发生时钟信号，并将所述时钟信号输出至锁存数据发生电路。
19.在一些实施例中，锁存数据发生电路还被配置为：当接收到复位信号以执行初始化操作时，将被锁存的数据信号初始化。
20.在一些实施例中，所述测试命令发生电路包括：第一与非门和第一反向器；
21.所述第一与非门的输入端连接所述测试模式启动电路和所述命令发生器的输出端，所述第一与非门的输出端连接所述第一反向器；
22.所述第一与非门和所述第一反向器，用于根据所述测试模式启动信号和所述使能信号输出所述测试命令信号。
23.在一些实施例中，所述调整命令发生电路包括：第二与非门和第二反向器；
24.所述第二与非门的输入端连接所述锁存数据发生电路和所述测试命令发生电路的输出端，所述第二与非门的输出端连接所述第二反向器；
25.所述第二与非门和所述第二反向器，用于根据所述测试数据信号和所述测试命令信号输出调整命令信号。
26.根据本公开实施例的第二方面，提供一种待测芯片测试方法，包括：
27.进入测试模式；
28.基于测试模式启动信号和使能信号生成测试命令信号；
29.基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号；
30.基于所述测试命令信号和所述测试数据信号以生成调整命令信号。
31.在一些实施例中，所述进入测试模式，包括：
32.由测试模式启动电路发送测试模式启动信号至测试命令发生电路，以驱动整个电路进入测试模式。
33.在一些实施例中，所述基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号，包括：
34.数据信号获取电路获取来自于待测芯片数据接口的数据信号；
35.锁存数据发生电路接收所述数据信号和来自于命令发生器的时钟信号，并基于所述时钟信号和数据信号生成测试数据信号，并将所述测试数据信号发送至调整命令发生电路。
36.在一些实施例中，基于测试模式启动信号和使能信号生成测试命令信号，还包括：
37.测试模式启动电路发送测试模式启动信号至测试命令发生电路；
38.命令发生器发送使能信号至测试命令发生电路；
39.测试命令发生电路基于使能信号和测试模式启动信号生成测试命令信号，并将测试命令信号发送至调整命令发生电路。
40.在一些实施例中，还包括：
41.当复位信号被产生以执行初始化操作时，将被锁存的数据信号初始化。
42.根据本公开实施例的第三方面，提供一种测试设备，包括如上述实施例中任一项所述的待测芯片测试电路。
43.本公开实施例中，通过锁存待测芯片的数据信号而产生的测试数据信号与测试命令信号进行组合逻辑而得到调整命令信号，如此调整命令信号就有了数据信号的信息，后续调整命令信号就能根据数据信号的信息确定需要进行数值调整的待测芯片，实现了待测芯片的可寻址性，从而能够对每个待测芯片的单独测试。
附图说明
44.为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
45.图1为本公开实施例提供的待测芯片测试电路的结构示意图；
46.图2为本公开实施例提供的待测芯片测试电路的电路图；
47.图3为本公开实施例提供的待测芯片测试电路操作的时序图；
48.图4为本公开实施例提供的待测芯片测试方法的流程示意图。
49.附图标记说明：
50.10-测试命令发生电路；101-第一与非门；102-第一反向器；
51.20-锁存数据发生电路；201-锁存器；
52.30-调整命令发生电路；301-第二与非门；302-第二反向器；
53.40-测试模式启动电路；
54.50-命令发生器；51-使能信号发生单元；52-时钟信号发生单元；
55.60-数据信号获取电路；
56.70-数据接口；701-第一或非门；702-第三反向器。
具体实施方式
57.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
58.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
59.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
60.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
61.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
62.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
63.为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
64.在一些实施例中，待测芯片在晶圆测试阶段往往需要通过测试来校准一些内电压和内部时间，而由于工艺的限制，在一片晶圆上，每一颗待测芯片的参数都有所不同。而某一些参数最终是希望能够将所有的待测芯片都调整到同一个数值，因此每一个待测芯片所需要调整的数值就有所不同，所以就需要对每个待测芯片单独调整，然而调整这些数值都是通过进入dft(design for testability，可测试性设计)模式后，用一些测试模式(test mode)命令来完成。那么为了量产测试的需要，在测试模式下可寻址性的对每颗待测芯片进行单独控制就显得尤为重要。
65.基于此，本公开实施例提供了一种待测芯片测试电路。图1为本公开实施例提供的待测芯片测试电路的结构示意图，图2为本公开实施例提供的待测芯片测试电路的电路图。
66.参见图1和图2，待测芯片测试电路，包括：测试命令发生电路10，其被配置为在测试模式下基于使能信号生成测试命令信号tm_mrr；锁存数据发生电路20，其被配置为基于时钟信号锁存待测芯片的数据信号dq0，并产生测试数据信号tm_dq0；调整命令发生电路30，连接测试命令发生电路10和锁存数据发生电路20，其被配置为基于测试命令信号tm_mrr和测试数据信号tm_dq0生成调整命令信号tm_cmd。
67.本公开实施例中，通过锁存待测芯片的数据信号而产生的测试数据信号与测试命令信号进行组合逻辑而得到调整命令信号，如此调整命令信号就有了数据信号的信息，后续调整命令信号就能根据数据信号的信息确定需要进行数值调整的待测芯片，实现了待测芯片的可寻址性，从而能够对每个待测芯片的单独测试。
68.在一些实施例中，如图2所示，测试命令发生电路10包括：第一与非门101和第一反向器102；第一与非门101的输入端连接测试模式启动电路40和命令发生器50的输出端，第一与非门101的输出端连接第一反向器102；第一与非门101和第一反向器102，用于根据测试模式启动信号tm_ent和使能信号输出测试命令信号tm_mrr。
69.在一些实施例中，测试命令发生电路10包括：第一与门。第一与门的输入端连接测试模式启动电路40和命令发生器50的输出端，第一与门用于根据测试模式启动信号tm_ent
和使能信号输出测试命令信号tm_mrr。
70.继续参见图2，调整命令发生电路30包括：第二与非门301和第二反向器302；第二与非门301的输入端连接锁存数据发生电路20和测试命令发生电路10的输出端，第二与非门301的输出端连接第二反向器302；第二与非门301和第二反向器302，用于根据测试数据信号tm_dq0和测试命令信号tm_mrr输出调整命令信号tm_cmd。
71.在一些实施例中，调整命令发生电路30包括：第二与门。第二与门的输入端连接锁存数据发生电路20和测试命令发生电路10的输出端，第二与门用于根据测试数据信号tm_dq0和测试命令信号tm_mrr输出调整命令信号tm_cmd。
72.在一些实施例中，待测芯片测试电路，还包括：测试模式启动电路40，连接测试命令发生电路10，其被配置为产生测试模式启动信号tm_ent，以进入测试模式。
73.当测试模式启动电路40产生一个测试模式启动信号tm_ent后，整个待测芯片开启测试模式。
74.在一些实施例中，待测芯片测试电路，还包括：待测芯片的数据接口70，数据信号dq0来自于待测芯片的数据接口70。
75.具体地，待测芯片的数据接口70接收写入(write)的数据信号以及一个特殊的测试模式信号tm_dqtriment，待测芯片的数据接口70在接收到这些信号后，并将接收到的数据信号传送给数据信号获取电路60。待测芯片可具有多个数据接口70，可以通过配置其中至少一个数据接口70接收数据信号。而待测芯片的数据接口70接收到的特殊的测试模式信号tm_dqtriment，会使能一个特殊的测试模式，在该测试模式下，可以通过控制单独每个芯片的io dq0端口的高低(high low)状态来控制最终得到的调整命令信号tm_cmd是使能还是不使能。这样在晶圆测试(circuit probing，cp)的量产测试中，在同一个调整程序(trimming program)的情况下，只要调整不同芯片上dq0输入的不同，就能对每一个芯片进行单独调整。
76.如图2所示，待测芯片的数据接口70包括：第一或非门701和第三反向器702；第一或非门701的输入端连接写入的数据信号和特殊的测试模式信号tm_dqtriment，第一或非门701的输出端连接第三反向器702。
77.在一些实施例中，待测芯片测试电路，还包括：数据信号获取电路60，连接于锁存数据发生电路20和待测芯片的数据接口70，其被配置为从待测芯片的数据接口70获取待测芯片的数据信号dq0，并将数据信号dq0发送给锁存数据发生电路20。
78.在一些实施例中，待测芯片测试电路还包括：命令发生器50，连接于锁存数据发生电路20和测试命令发生电路10，被配置为产生使能信号和时钟信号。
79.具体地，命令发生器50包括：使能信号发生单元51，其被配置为发生使能信号，并将使能信号输出至测试命令发生电路10；时钟信号发生单元52，其被配置为发生时钟信号，并将时钟信号输出至锁存数据发生电路20。
80.在本公开实施例中，使能信号和时钟信号都为模式寄存器读取信号mrr，模式寄存器读取信号mrr可以被产生以用于输出储存在模式寄存器中的信息的模式寄存器读取操作。
81.命令发生器50可包含用于对内部命令信号进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，例如，如前的输出至测试命令发生电路10的使能信号和输
出至锁存数据发生电路20的时钟信号；在其他一些实施例中，还有其他一些命令信号，例如用于选择字线的行命令信号和用于选择位线的列命令信号，以及包含输出和输入激活命令，例如计时命令。
82.在一些实施例中，锁存数据发生电路20还被配置为：当接收到复位信号rst以执行初始化操作时，将被锁存的数据信号dq0初始化。
83.具体地，锁存数据发生电路20包括锁存器201。锁存器201是电平触发的存储单元，数据存储的动作取决于输入的时钟信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。即锁存器有两个输入，分别是一个时钟信号clk和一个数据信号dq0，还有一个输出q，它的功能就是在时钟信号clk有效的时候把数据信号dq0的值传给q，也就是锁存的过程。
84.在实际操作中，当输入的时钟信号clk为1，输入d为1时，则输出q为1，当输入的时钟信号clk为1，输入d为0时，则输出q为0，也即当输入的时钟信号clk为1时，输出q的状态与输入d的状态一致；当输入的时钟信号clk为0时，则锁存器的输入q保持上一时刻的状态。
85.除上述模块之外，待测芯片测试电路还可以包括电源模块、存储模块等多个功能模块，由于其不涉及本公开的发明要点，故于此不再赘述，图中也未标记。
86.图3为本公开实施例提供的待测芯片测试电路操作的时序图。下面将参照图3来描述如上配置的待测芯片测试电路的操作。
87.如图3所示，在测试模式启动信号tm_ent为逻辑高电平的状态下，测试模式开启(dft entry)。在某一时刻，当特殊的测试模式信号tm_dqtriment接入待测芯片测试电路后，电路进入特殊的测试模式。
88.在进入特殊的测试模式后，因为测试命令信号tm_mrr由模式寄存器读取信号mrr和测试模式启动信号tm_ent进行逻辑与操作得到，而在进入测试模式后，测试模式启动信号tm_ent的逻辑状态一直保持高电平状态，因此测试命令信号tm_mrr的逻辑状态同步于模式寄存器读取信号mrr的逻辑状态。
89.在时间点t1处，待测芯片的数据信号dq0的逻辑状态为高电平状态(h)，如前所述，在锁存器201中，当输入的时钟信号clk为1时，输出q的状态与输入d的状态一致，因此测试数据信号tm_dq0在时间点t1的逻辑状态同步于数据信号dq0的逻辑状态，即保持高电平状态，因此，在时间点t1处的测试模式tm1被启动(tm1 enable)。在时间点t2处，待测芯片的数据信号dq0的逻辑状态为低电平状态(l)，因此测试数据信号tm_dq0在时间点t2的逻辑状态保持低电平状态，因此，在时间点t2处的测试模式tm2不被启动(tm2 disable)。
90.因为调整命令信号tm_cmd由测试数据信号tm_dq0和测试命令信号tm_mrr进行逻辑与操作得到，因此在测试数据信号tm_dq0和测试命令信号tm_mrr的逻辑状态都为高电平状态时，得到调整命令信号tm_cmd的逻辑状态为高电平状态，在测试数据信号tm_dq0和测试命令信号tm_mrr中，只要有一个的逻辑状态为低电平状态，则调整命令信号tm_cmd的逻辑状态为低电平状态。
91.本公开实施例中，在输入特殊的测试模式信号tm_dqtriment后，进入特殊的测试模式，然后就需要打开待测芯片的数据信号获取电路60，双倍速率同步动态随机存储器(ddr5)中就利用模式寄存器读取信号mrr作为使能信号使能测试命令发生电路10产生测试命令信号tm_mrr，以及利用模式寄存器读取信号mrr作为时钟信号锁存(latch)同步数据信
号dq0的数据，锁存后得到的测试数据信号tm_dq0再与测试命令信号tm_mrr做组合逻辑，如此，得到的调整命令信号tm_cmd就有了数据信号dq0的信息，调整命令信号tm_cmd就可以控制之后的待测芯片的调整使能与否。
92.本公开实施例还提供了一种待测芯片测试方法，具体请参见附图4，如图所示，方法包括以下步骤：
93.步骤401：进入测试模式；
94.步骤402：基于测试模式启动信号和使能信号生成测试命令信号；
95.步骤403：基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号；
96.步骤404：基于测试命令信号和测试数据信号以生成调整命令信号。
97.下面结合具体实施例对本公开实施例提供的待测芯片测试方法再作进一步详细的说明。
98.参见图1和图2，首先，执行步骤401，进入测试模式。
99.具体地，进入测试模式，包括：由测试模式启动电路40发送测试模式启动信号tm_ent至测试命令发生电路10，以驱动整个电路进入测试模式。
100.接着，执行步骤402，基于测试模式启动信号tm_ent和使能信号生成测试命令信号tm_mrr。
101.基于测试模式启动信号tm_ent和使能信号生成测试命令信号tm_mrr，还包括：测试模式启动电路40发送测试模式启动信号tm_ent至测试命令发生电路10；命令发生器50发送使能信号至测试命令发生电路10；测试命令发生电路10基于使能信号和测试模式启动信号tm_ent生成测试命令信号tm_mrr，并将测试命令信号tm_mrr发送至调整命令发生电路30。
102.具体地，使能信号由命令发生器50中的使能信号发生单元51产生，并与测试模式启动信号tm_ent一起输出至测试命令发生电路10，在经过组合逻辑后，由测试命令发生电路10输出测试命令信号tm_mrr。
103.在实际操作中，测试命令发生电路10包括：第一与非门101和第一反向器102；第一与非门101的输入端连接测试模式启动电路40和命令发生器50的输出端，第一与非门101的输出端连接第一反向器102；测试模式启动信号tm_ent和使能信号输出至第一与非门101，并通过第一与非门101和第一反向器102的组合逻辑后，输出测试命令信号tm_mrr。
104.接着，执行步骤403，基于时钟信号锁存待测芯片的数据信号dq0，并产生测试数据信号tm_dq0。
105.在一些实施例中，基于时钟信号锁存待测芯片的数据信号dq0，并产生测试数据信号tm_dq0，包括：数据信号获取电路60获取来自于待测芯片数据接口70的数据信号dq0；锁存数据发生电路20接收数据信号dq0和来自于命令发生器50的时钟信号，并基于时钟信号和数据信号dq0生成测试数据信号tm_dq0，并将测试数据信号tm_dq0发送至调整命令发生电路30。
106.在实际操作中，待测芯片的数据接口70接收写入(write)的数据信号以及一个特殊的测试模式信号tm_dqtriment，待测芯片的数据接口70在接收到这些信号后，并将接收到的数据信号传送给数据信号获取电路60。而待测芯片的数据接口70接收到的特殊的测试模式信号tm_dqtriment，会使能一个特殊的测试模式，在该测试模式下，可以通过控制单独
每个芯片的io dq0端口的高低(high low)状态来控制最终得到的调整命令信号tm_cmd是使能还是不使能。这样在晶圆测试(circuit probing，cp)的量产测试中，在同一个调整程序(trimming program)的情况下，只要调整不同芯片上dq0输入的不同，就能对每一个芯片进行单独调整。
107.在一些实施例中，如图2所示，待测芯片的数据接口70包括：第一或非门701和第三反向器702；第一或非门701的输入端连接写入的数据信号和特殊的测试模式信号tm_dqtriment，第一或非门701的输出端连接第三反向器702。
108.在本公开实施例中，使能信号和时钟信号都为模式寄存器读取信号mrr，模式寄存器读取信号mrr可以被产生以用于读取储存在模式寄存器中的信息。
109.命令发生器50可包含用于对内部命令信号进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，例如，如前所述的输出至测试命令发生电路10的使能信号和输出至锁存数据发生电路20的时钟信号；在其他一些实施例中，还有其他一些命令信号，例如用于选择字线的行命令信号和用于选择位线的列命令信号，以及包含输出和输入激活命令，例如计时命令。
110.在一些实施例中，待测芯片测试方法还包括：当复位信号rst被产生以执行初始化操作时，将被锁存的数据信号dq0初始化。
111.具体地，锁存数据发生电路20包括锁存器201。锁存器201是电平触发的存储单元，数据存储的动作取决于输入的时钟信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。即锁存器有两个输入，分别是一个时钟信号clk和一个数据信号dq0，还有一个输出q，它的功能就是在时钟信号clk有效的时候把数据信号dq0的值传给q，也就是锁存的过程。
112.在实际操作中，当输入的时钟信号clk为1，输入d为1时，则输出q为1，当输入的时钟信号clk为1，输入d为0时，则输出q为0，也即当输入的时钟信号clk为1时，输出q的状态与输入d的状态一致；当输入的时钟信号clk为0时，则锁存器的输入q保持上一时刻的状态。
113.接着，执行步骤404，基于测试命令信号tm_mrr和测试数据信号tm_dq0以生成调整命令信号tm_cmd。
114.在实际操作中，调整命令发生电路30包括：第二与非门301和第二反向器302；第二与非门301的输入端连接锁存数据发生电路20和测试命令发生电路10的输出端，第二与非门301的输出端连接第二反向器302；测试命令信号tm_mrr和测试数据信号tm_dq0输出至第二与非门301，并通过第二与非门301和第二反向器302的组合逻辑后，输出调整命令信号tm_cmd。
115.图3为本公开实施例提供的待测芯片测试电路操作的时序图。下面将参照图3来描述如上所述配置的待测芯片测试电路的操作。
116.如图3所示，在测试模式启动信号tm_ent为逻辑高电平的状态下，测试模式开启(dft entry)。在某一时刻，当特殊的测试模式信号tm_dqtriment接入待测芯片测试电路后，电路进入特殊的测试模式。
117.在进入特殊的测试模式后，因为测试命令信号tm_mrr由模式寄存器读取信号mrr和测试模式启动信号tm_ent进行逻辑与操作得到，而在进入测试模式后，测试模式启动信号tm_ent的逻辑状态一直保持高电平状态，因此测试命令信号tm_mrr的逻辑状态同步于模
式寄存器读取信号mrr的逻辑状态。
118.在时间点t1处，待测芯片的数据信号dq0的逻辑状态为高电平状态(h)，如前所述，在锁存器201中，当输入的时钟信号clk为1时，输出q的状态与输入d的状态一致，因此测试数据信号tm_dq0在时间点t1的逻辑状态同步于数据信号dq0的逻辑状态，即保持高电平状态，因此，在时间点t1处的测试模式tm1被启动(tm1 enable)。在时间点t2处，待测芯片的数据信号dq0的逻辑状态为低电平状态(l)，因此测试数据信号tm_dq0在时间点t2的逻辑状态保持低电平状态，因此，在时间点t2处的测试模式tm2不被启动(tm2 disable)。
119.因为调整命令信号tm_cmd由测试数据信号tm_dq0和测试命令信号tm_mrr进行逻辑与操作得到，因此在测试数据信号tm_dq0和测试命令信号tm_mrr的逻辑状态都为高电平状态时，得到调整命令信号tm_cmd的逻辑状态为高电平状态，在测试数据信号tm_dq0和测试命令信号tm_mrr中，只要有一个的逻辑状态为低电平状态，则调整命令信号tm_cmd的逻辑状态为低电平状态。
120.本公开实施例中，通过锁存待测芯片的数据信号而产生的测试数据信号与测试命令信号进行组合逻辑而得到调整命令信号，如此调整命令信号就有了数据信号的信息，后续调整命令信号就能根据数据信号的信息寻到需要进行数值调整的芯片，实现对每个芯片的单独测试。
121.本公开实施例还提供了一种测试设备，包括如上述实施例中任一项的待测芯片测试电路。
122.以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

技术特征：

1.一种待测芯片测试电路，其特征在于，包括：测试命令发生电路，其被配置为在测试模式下基于使能信号生成测试命令信号；锁存数据发生电路，其被配置为基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号；调整命令发生电路，连接所述测试命令发生电路和所述锁存数据发生电路，其被配置为基于所述测试命令信号和所述测试数据信号生成调整命令信号。2.根据权利要求1所述的电路，其特征在于，还包括：测试模式启动电路，连接所述测试命令发生电路，其被配置为产生测试模式启动信号，以进入测试模式。3.根据权利要求1所述的电路，其特征在于，还包括：待测芯片的数据接口，所述数据信号来自于待测芯片的数据接口。4.根据权利要求3所述的电路，其特征在于，还包括：数据信号获取电路，连接于所述锁存数据发生电路和待测芯片的数据接口，其被配置为从待测芯片的数据接口获取待测芯片的数据信号，并将所述数据信号发送给锁存数据发生电路。5.根据权利要求2所述的电路，其特征在于，还包括：命令发生器，连接于锁存数据发生电路和测试命令发生电路，被配置为产生使能信号和时钟信号。6.根据权利要求5所述的电路，其特征在于，所述命令发生器包括：使能信号发生单元，其被配置为发生使能信号，并将所述使能信号输出至测试命令发生电路；时钟信号发生单元，其被配置为发生时钟信号，并将所述时钟信号输出至锁存数据发生电路。7.根据权利要求1所述的电路，其特征在于，锁存数据发生电路还被配置为：当接收到复位信号以执行初始化操作时，将被锁存的数据信号初始化。8.根据权利要求5所述的电路，其特征在于，所述测试命令发生电路包括：第一与非门和第一反向器；所述第一与非门的输入端连接所述测试模式启动电路和所述命令发生器的输出端，所述第一与非门的输出端连接所述第一反向器；所述第一与非门和所述第一反向器，用于根据所述测试模式启动信号和所述使能信号输出所述测试命令信号。9.根据权利要求1所述的电路，其特征在于，所述调整命令发生电路包括：第二与非门和第二反向器；所述第二与非门的输入端连接所述锁存数据发生电路和所述测试命令发生电路的输出端，所述第二与非门的输出端连接所述第二反向器；所述第二与非门和所述第二反向器，用于根据所述测试数据信号和所述测试命令信号输出调整命令信号。10.一种待测芯片测试方法，其特征在于，包括：
进入测试模式；基于测试模式启动信号和使能信号生成测试命令信号；基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号；基于所述测试命令信号和所述测试数据信号以生成调整命令信号。11.根据权利要求10所述的方法，其特征在于，所述进入测试模式，包括：由测试模式启动电路发送测试模式启动信号至测试命令发生电路，以驱动整个电路进入测试模式。12.根据权利要求10所述的方法，其特征在于，所述基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号，包括：数据信号获取电路获取来自于待测芯片数据接口的数据信号；锁存数据发生电路接收所述数据信号和来自于命令发生器的时钟信号，并基于所述时钟信号和数据信号生成测试数据信号，并将所述测试数据信号发送至调整命令发生电路。13.根据权利要求11所述的方法，其特征在于，基于测试模式启动信号和使能信号生成测试命令信号，还包括：测试模式启动电路发送测试模式启动信号至测试命令发生电路；命令发生器发送使能信号至测试命令发生电路；测试命令发生电路基于使能信号和测试模式启动信号生成测试命令信号，并将测试命令信号发送至调整命令发生电路。14.根据权利要求10所述的方法，其特征在于，还包括：当复位信号被产生以执行初始化操作时，将被锁存的数据信号初始化。15.一种测试设备，其特征在于，包括如权利要求1-9中任一项所述的待测芯片测试电路。

技术总结

本公开实施例公开了一种待测芯片测试电路、方法以及测试设备，其中，所述待测芯片测试电路，包括：测试命令发生电路，其被配置为在测试模式下基于使能信号生成测试命令信号；锁存数据发生电路，其被配置为基于时钟信号锁存待测芯片的数据信号，并产生测试数据信号；调整命令发生电路，连接所述测试命令发生电路和所述锁存数据发生电路，其被配置为基于所述测试命令信号和所述测试数据信号生成调整命令信号。号。号。