一种存内计算电路、控制方法及芯片与流程

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1.本发明涉及集成电路技术领域，尤其涉及一种存内计算电路、控制方法及芯片。

背景技术：

2.使用模拟电路的方法实现存内计算系统的功能可以带来极高的能量效率，然而，计算结果表示成的模拟电压更容易受到pvt和寄生参数的影响，造成计算结果精确度下降。理想的模拟电压计算结果与实际结果应该具有线性关系，然而传统存算阵列结构在位线放电的过程中，位线电压下降速度为非线性，进而造成模数转换电路的量化误差。通过缩小模拟电压的有效信号区间或者降低输入数据的位数显然并非足够好的方案。传统解决方法将字线电压降低，这一定程度上扩大了晶体管在饱和区的信号容限，然而，其弊端也十分明显。首先，位线电压下降程度过大可能会导致原本存储1的sram单元产生翻转，导致“写干扰”；其次，当输入为多比特数据时，如果用字线电压高低反映输入数据，那么其与放电电流的平方关系仍然为非线性的；而如果采用脉冲宽度表示多比特输入数据，脉冲高度的控制带来了难点与干扰因素。

技术实现要素：

3.本发明的目的在于提供一种存内计算电路、控制方法及芯片，使得位线电压和计算结果呈线性关系，减小了模数转换电路的量化误差，提高了存内计算系统的精确度。
4.为解决上述技术问题，本发明采用如下技术方案：
5.本发明实施例的一方面提供了一种存内计算电路，所述存内计算电路包括传输线和至少一个存内计算子电路，所述至少一个存内计算子电路均与所述传输线连接，所述传输线将所述至少一个存内计算子电路的模拟信号传输至模数转换电路，以用于通过模数转换电路将所述至少一个存内计算子电路的模拟信号转换至数字信号，所述存内计算子电路包括：存储模块，所述存储模块的两端分别连接有第一位线和第二位线；第一开关，所述第一开关通过所述传输线连接模数转换电路；解耦模块，所述第二位线通过所述解耦模块连接所述第一开关的控制端，在存内计算操作时，所述存储模块通过所述解耦模块控制所述第一开关的通断，以用于提高第二位线电压的变化与计算结果的线性度。
6.在一些实施例中，所述解耦模块包括第二开关和第三开关，所述第二开关的输入端与所述第二位线连接，输出端与所述第三开关的控制端连接，所述第三开关连接所述第一开关的控制端。
7.在一些实施例中，所述存内计算子电路还包括第四开关和第五开关，所述第四开关的输入端连接第一控制信号，输出端连接所述第一位线，所述第五开关的输入端连接第二控制信号，输出端连接所述第二位线，所述第二开关、第四开关和第五开关的控制端均连接第三控制信号，所述第二开关开启时，则所述第四开关和第五开关关闭，所述第四开关和第五开关开启时，则所述第二开关关闭。
8.在一些实施例中，所述第二开关采用第二传输门，所述第四开关采用第四传输门，
所述第五开关采用第五传输门，所述存内计算子电路还包括第一反相器，所述第三控制信号连接所述第一反相器的输入端、所述第二传输门的第一控制端、第四传输门的第二控制端和第五传输门的第二控制端，所述第一反相器的输出端连接所述第二传输门的第二控制端、第四传输门的第一控制端和第五传输门的第一控制端。
9.在一些实施例中，所述第一开关为高电平启动开关，所述存内计算子电路还包括第六传输门，所述第六传输门的第一控制端连接所述第一反相器的输出端，所述第六传输门的第二控制端连接所述第三控制信号，所述第六传输门的输入端连接所述第一开关的控制端，输出端接地，以用于在所述第三开关控制所述第一开关关断时，所述第六传输门将所述第一开关的控制端进行接地放电，提高存内计算的准确性。
10.在一些实施例中，所述存储模块采用sram存储阵列，所述sram存储阵列包括至少一个sram存储单元，所述sram存储单元包括第六开关、第七开关、第二反相器和第三反相器，所述第六开关和第七开关的控制端均连接字线，所述第六开关的一端连接第一位线，另一端连接所述第二反相器的输入端和第三反相器的输出端，所述第二反相器的输出端和所述第三反相器的输入端均连接所述第七开关的一端，所述第七开关的另一端连接第二位线。
11.本发明实施例的一方面提供了一种存内计算电路的控制方法，应用于如上所述的存内计算电路，所述控制方法包括存内计算方法，所述存内计算方法包括：控制所述第三控制信号输入低电平，所述第二传输门开启，所述第四传输门、第五传输门和第六传输门关断，所述第二传输门将所述第二位线的电位状态传输至所述第三开关；所述第三开关根据所述第二位线的电位状态控制所述第一开关的通断；所述传输线根据所述第一开关的通断读取所述第一开关输出的模拟信号，并将所述模拟信号传输至模数转换电路。
12.在一些实施例中，所述控制方法包括写数据方法，所述写数据方法包括：控制所述第三控制信号输入高电平，所述第二传输门关断，所述第四传输门、第五传输门和第六传输门开启；控制所述第一控制信号和所述第二控制信号分别输入两个电平信号；字线控制被写的sram存储单元开启，所述第一控制信号和所述第二控制信号将电平信号写入所述被写的sram存储单元。
13.在一些实施例中，所述控制方法包括读数据方法，所述读数据方法包括：控制所述第三控制信号输入高电平，所述第二传输门关断，所述第四传输门、第五传输门和第六传输门开启；控制所述第一控制信号和所述第二控制信号均输入高电平信号；字线控制被读的sram存储单元开启，所述第一位线或第二位线的产生压降，将压降放大后读出结果。
14.本发明实施例的一方面提供了一种芯片，所述芯片包括如上所述的存内计算电路。
15.根据本发明实施例的一种存内计算电路、控制方法及芯片，至少具有如下有益效果：本技术将第二位线与第一开关的控制端解耦，从原理上提高了位线电压相对计算结果的线性度。既保证了不会出现“写干扰”的现象，也可以给放电速度和输入数据的调制带来方便。相比于传统方法，具有精度高，调节方便等特点。位线电压和计算结果呈线性关系，减小了模数转换电路的量化误差，提高了存内计算系统的精确度。
16.应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。
附图说明
17.为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为根据实施例的本技术存内计算电路原理图；
19.图2为根据实施例的本技术存内计算方法的流程图；
20.图3为根据实施例的本技术写数据方法的流程图；
21.图4为根据实施例的本技术读数据方法的流程图。
具体实施方式
22.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
23.在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
24.术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
25.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“连通”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
26.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本公开的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
27.为了定量的表示最后的模拟乘加结果，将存内计算的工作原理写成如下的表达式：
28.29.式中，输入in和权重w为未知的单比特数字量，位线电压的单位下降量δv
bl
是通过在位线电容上进行固定时间的放电而得到的。本技术中，将工作电压定为1.2v，放电时间通过脉冲发生器确定，位线电容由设定的电容值决定。最终输出结果的电压变化范围设计在0.3v到1.2v之间。
30.在现实条件下，位线电压下降的速度常常受各种因素的影响，例如mos管工作区域，mos管受pvt影响而发生参数的改变，位线的寄生电容等。在这些因素中，最为重要的是mos管的工作区间，这很大程度上从原理上决定了放电速度的快慢。在线性区，mos管工作的i-v特性如下：
[0031][0032]
而在饱和区，mos管的i-v特性如下：
[0033][0034]
可以看出，在饱和区的mos管的电流值只取决于过驱动电压(v
gs-v
th
)，而在线性区工作的mos管的电流则还要受源漏电压差的影响。传统存算阵列结构在位线放电的过程中，源端电压不断下降，而栅端电压为高电平不变，造成过驱动电压不变，而源漏电压下降，使得sram存储单元中的nmos传输管工作区域随着位线电压下降，而从饱和区变为线性区，位线电压下降速度变慢，造成非线性，进而造成模数转换电路的量化误差。为了减小这种影响，可以将工作区域的下限提高，而这又造成了信号容限减小，给模数转换电路的量化造成了更大的压力。
[0035]
下面对本技术实施例的存内计算电路进行简单阐述：
[0036]
根据一些实施例，如图1所示，本技术提供了一种存内计算电路，所述存内计算电路包括传输线gbl和至少一个存内计算子电路10，所述至少一个存内计算子电路10均与所述传输线gbl连接，所述传输线gbl将所述至少一个存内计算子电路10的模拟信号传输至模数转换电路，以用于通过模数转换电路将所述至少一个存内计算子电路10的模拟信号转换至数字信号，所述存内计算子电路10包括：
[0037]
存储模块，所述存储模块的两端分别连接有第一位线bl和第二位线blb；
[0038]
第一开关，所述第一开关通过所述传输线gbl连接模数转换电路；
[0039]
解耦模块，所述第二位线blb通过所述解耦模块连接所述第一开关的控制端，在存内计算操作时，所述存储模块通过所述解耦模块控制所述第一开关的通断，以用于提高第二位线blb电压的变化与计算结果的线性度。
[0040]
在本技术的一些实施例中，如图1所示，第一开关采用第一mos管n1，第一mos管n1为nmos管，在另一些实施例中，也可以是三极管等具有开关功能的器件。本实施例对第一开关不做限定。第一mos管n1的源极连接输出低电平信号的in端口，第一mos管n1的漏极连接传输线gbl，第一mos管n1的栅极连接解耦模块。
[0041]
基于上述实施例，若不设有解耦模块，当第二位线blb电压下降量超过第一mos管n1的阈值电压时，会导致第一mos管n1的通过电流下降，进一步导致传输线gbl读取第一mos管n1的模拟信号为非线性状态，传输线gbl将非线性状态的模拟信号传输至模数转换电路后，模数转换电路计算出的结果与实际结果偏差较大。
[0042]
本技术中，第二位线blb的信号经过解耦模块后控制第一mos管n1通断，设置解耦模块后，即使第二位线blb电压下降的速度呈非线性状态时，第一mos管n1的通过电流也会保持稳定，提高了第二位线blb电压的变化与计算结果的线性度。
[0043]
本技术将第二位线blb与第一mos管n1的控制端解耦，从原理上提高了位线电压相对计算结果的线性度。既保证了不会出现“写干扰”的现象，也可以给放电速度和输入数据的调制带来方便。相比于传统方法，具有精度高，调节方便等特点。
[0044]
以下结合本说明书的附图1，对本技术的存内计算电路予以进一步地详尽阐述。
[0045]
根据一些实施例，如图1所示，所述解耦模块包括第二开关和第三开关，所述第二开关的输入端与所述第二位线blb连接，输出端与所述第三开关的控制端连接，所述第三开关连接所述第一开关的控制端。
[0046]
基于上述实施例，当第二位线blb电压发生非线性变化时，经过第二开关和第三开关解耦后，第一mos管n1的通过的电流不变。
[0047]
根据一些实施例，如图1所示，所述存内计算子电路10还包括第四开关和第五开关，所述第四开关的输入端连接第一控制信号bl_crg，输出端连接所述第一位线bl，所述第五开关的输入端连接第二控制信号blb_crg，输出端连接所述第二位线blb，所述第二开关、第四开关和第五开关的控制端均连接第三控制信号rw_ctrl，所述第二开关开启时，则所述第四开关和第五开关关闭，所述第四开关和第五开关开启时，则所述第二开关关闭。
[0048]
基于上述实施例，在读数据和写数据时，均需要控制所述第二开关关断，所述第四开关和第五开关开启。读数据时，控制所述第一控制信号bl_crg和所述第二控制信号blb_crg均输入高电平信号；字线wl控制被读的sram存储单元1开启，第一位线bl或第二位线blb的产生压降，将压降放大后可读出数据结果。写数据时，控制第一控制信号bl_crg和第二控制信号blb_crg分别输入两个电平信号；字线wl控制被写的sram存储单元1开启，第一控制信号bl_crg和第二控制信号blb_crg将电平信号写入被写的sram存储单元1。
[0049]
根据一些实施例，如图1所示，所述第二开关采用第二传输门tg2，所述第四开关采用第四传输门tg4，所述第五开关采用第五传输门tg5，所述存内计算子电路10还包括第一反相器inv1，所述第三控制信号rw_ctrl连接所述第一反相器inv1的输入端、所述第二传输门tg2的第一控制端、第四传输门tg4的第二控制端和第五传输门tg5的第二控制端，所述第一反相器inv1的输出端连接所述第二传输门tg2的第二控制端、第四传输门tg4的第一控制端和第五传输门tg5的第一控制端。
[0050]
基于上述实施例，在读数据和写数据时，均需要控制所述第二传输门tg2关断，所述第四传输门tg4和第五传输门tg5开启。读数据时，控制所述第一控制信号bl_crg和所述第二控制信号blb_crg均输入高电平信号至第一位线bl和第二位线blb；字线wl控制被读的sram存储单元1开启，第一位线bl或第二位线blb的产生压降，将压降放大后可读出数据结果。写数据时，控制第一控制信号bl_crg和第二控制信号blb_crg分别输入两个电平信号；字线wl控制被写的sram存储单元1开启，第一控制信号bl_crg和第二控制信号blb_crg将电平信号写入被写的sram存储单元1。
[0051]
根据一些实施例，如图1所示，所述第一开关为高电平启动开关，所述存内计算子电路10还包括第六传输门tg6，所述第六传输门tg6的第一控制端连接所述第一反相器inv1的输出端，所述第六传输门tg6的第二控制端连接所述第三控制信号rw_ctrl，所述第六传
输门tg6的输入端连接所述第一开关的控制端，输出端接地，以用于在所述第三开关控制所述第一开关关断时，所述第六传输门tg6将所述第一开关的控制端进行接地放电，提高存内计算的准确性。
[0052]
基于上述实施例，如图1所示，第一开关采用第一mos管n1，第三开关采用第三mos管p1，第一mos管n1为nmos管，第三mos管p1为pmos管。如图1所示，在存内计算操作时，第三控制信号rw_ctrl为低电平，第二传输门tg2开启，所述第四传输门tg4、第五传输门tg5和第六传输门tg6关断，第三mos管p1的栅极通过第二传输门tg2接收第二位线blb的电平信号，第三mos管p1的源极连接电源vg，漏极与第一mos管n1的栅极连接。
[0053]
在读数据和写数据时，第三控制信号rw_ctrl为高电平，第二传输门tg2关断，第三mos管p1关断，第一mos管n1关断，所述第四传输门tg4、第五传输门tg5和第六传输门tg6开启。在读数据和写数据时，第六传输门tg6将第一开关的控制端进行接地放电，以提高存内计算时的准确性。
[0054]
根据一些实施例，如图1所示，所述存储模块采用sram存储阵列，所述sram存储阵列包括至少一个sram存储单元1，所述sram存储单元1包括第六开关、第七开关、第二反相器inv2和第三反相器inv3，所述第六开关和第七开关的控制端均连接字线wl，所述第六开关的一端连接第一位线bl，另一端连接所述第二反相器inv2的输入端和第三反相器inv3的输出端，所述第二反相器inv2的输出端和所述第三反相器inv3的输入端均连接所述第七开关的一端，所述第七开关的另一端连接第二位线blb。
[0055]
其中，第六开关和第七开关均采用mos管，数据存储于第二反相器inv2的输入端和第三反相器inv3输出端的连接点。
[0056]
下面对本技术实施例的技术方案进行简单阐述：
[0057]
根据一些实施例，本技术提供了一种存内计算电路的控制方法，应用于如上所述的存内计算电路，所述控制方法包括存内计算方法，所述存内计算方法包括：
[0058]
步骤101，控制所述第三控制信号rw_ctrl输入低电平，所述第二传输门tg2开启，所述第四传输门tg4、第五传输门tg5和第六传输门tg6关断，所述第二传输门tg2将所述第二位线blb的电位状态传输至所述第三开关；
[0059]
步骤102，所述第三开关根据所述第二位线blb的电位状态控制所述第一开关的通断；
[0060]
步骤103，所述传输线gbl根据所述第一开关的通断读取所述第一开关输出的模拟信号，并将所述模拟信号传输至模数转换电路。
[0061]
基于上述实施例，在存内计算操作时，当存储的数据为1时，第二位线blb上为低电平，使得第三mos管p1导通，vg电源电压传输到第一mos管n1的栅极上，vg电源可以通过外部信号输入调节高低。vg电源信号使得第一mos管n1导通，此时，输入in端口传输与权重数据相乘的激励数据，该数据通过反相脉冲宽度来表示大小，数据大小正比于低电平持续的时间，从而正比于预充电到高电平的传输线gbl向输入in端口放电的时间，该放电时间正比于传输线gbl电压下降量，通过横向上多个存内计算子电路10并列形成计算阵列共用传输线gbl，可以将多比特乘加结果通过模拟电压的方式反映在传输线gbl上，该模拟电压接着输入模数转换电路实现模拟信号到数字信号的转化。
[0062]
根据一些实施例，所述控制方法包括写数据方法，所述写数据方法包括：
[0063]
步骤201，控制所述第三控制信号rw_ctrl输入高电平，所述第二传输门tg2关断，所述第四传输门tg4、第五传输门tg5和第六传输门tg6开启；
[0064]
步骤202，控制所述第一控制信号bl_crg和所述第二控制信号blb_crg分别输入两个电平信号；
[0065]
步骤203，字线wl控制被写的sram存储单元1开启，所述第一控制信号bl_crg和所述第二控制信号blb_crg将电平信号写入所述被写的sram存储单元1。
[0066]
基于上述实施例，在一些实施例中，第一控制信号bl_crg和第二控制信号blb_crg输入至第一位线bl和第二位线blb相反的两个电平信号。改变sram存储阵列中某一个sram存储单元1存储的数据。
[0067]
根据一些实施例，所述控制方法包括读数据方法，所述读数据方法包括：
[0068]
步骤301，控制所述第三控制信号rw_ctrl输入高电平，所述第二传输门tg2关断，所述第四传输门tg4、第五传输门tg5和第六传输门tg6开启；
[0069]
步骤302，控制所述第一控制信号bl_crg和所述第二控制信号blb_crg均输入高电平信号；
[0070]
步骤303，字线wl控制被读的sram存储单元1开启，所述第一位线bl或第二位线blb的产生压降，将压降放大后读出结果。
[0071]
基于上述实施例，将压降输入到灵敏放大器sa中得到数据读出结果。
[0072]
根据一些实施例，一种芯片，所述芯片包括如上所述的存内计算电路。
[0073]
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0074]
虽然已参照几个典型实施方式描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离本技术的精神或实质，所以应当理解，上述实施方式不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

技术特征：

1.一种存内计算电路，其特征在于，所述存内计算电路包括传输线和至少一个存内计算子电路，所述至少一个存内计算子电路均与所述传输线连接，所述传输线将所述至少一个存内计算子电路的模拟信号传输至模数转换电路，以用于通过模数转换电路将所述至少一个存内计算子电路的模拟信号转换至数字信号，所述存内计算子电路包括：存储模块，所述存储模块的两端分别连接有第一位线和第二位线；第一开关，所述第一开关通过所述传输线连接模数转换电路；解耦模块，所述第二位线通过所述解耦模块连接所述第一开关的控制端，在存内计算操作时，所述存储模块通过所述解耦模块控制所述第一开关的通断，以用于提高第二位线电压的变化与计算结果的线性度。2.根据权利要求1所述的存内计算电路，其特征在于，所述解耦模块包括第二开关和第三开关，所述第二开关的输入端与所述第二位线连接，输出端与所述第三开关的控制端连接，所述第三开关连接所述第一开关的控制端。3.根据权利要求2所述的存内计算电路，其特征在于，所述存内计算子电路还包括第四开关和第五开关，所述第四开关的输入端连接第一控制信号bl_crg，输出端连接所述第一位线，所述第五开关的输入端连接第二控制信号，输出端连接所述第二位线，所述第二开关、第四开关和第五开关的控制端均连接第三控制信号，所述第二开关开启时，则所述第四开关和第五开关关闭，所述第四开关和第五开关开启时，则所述第二开关关闭。4.根据权利要求3所述的存内计算电路，其特征在于，所述第二开关采用第二传输门，所述第四开关采用第四传输门，所述第五开关采用第五传输门，所述存内计算子电路还包括第一反相器，所述第三控制信号连接所述第一反相器的输入端、所述第二传输门的第一控制端、第四传输门的第二控制端和第五传输门的第二控制端，所述第一反相器的输出端连接所述第二传输门的第二控制端、第四传输门的第一控制端和第五传输门的第一控制端。5.根据权利要求4所述的存内计算电路，其特征在于，所述第一开关为高电平启动开关，所述存内计算子电路还包括第六传输门，所述第六传输门的第一控制端连接所述第一反相器的输出端，所述第六传输门的第二控制端连接所述第三控制信号，所述第六传输门的输入端连接所述第一开关的控制端，输出端接地，以用于在所述第三开关控制所述第一开关关断时，所述第六传输门将所述第一开关的控制端进行接地放电，提高存内计算的准确性。6.根据权利要求5所述的存内计算电路，其特征在于，所述存储模块采用sram存储阵列，所述sram存储阵列包括至少一个sram存储单元，所述sram存储单元包括第六开关、第七开关、第二反相器和第三反相器，所述第六开关和第七开关的控制端均连接字线，所述第六开关的一端连接第一位线，另一端连接所述第二反相器的输入端和第三反相器的输出端，所述第二反相器的输出端和所述第三反相器的输入端均连接所述第七开关的一端，所述第七开关的另一端连接第二位线。7.一种存内计算电路的控制方法，应用于如权利要求6所述的存内计算电路，其特征在于，所述控制方法包括存内计算方法，所述存内计算方法包括：控制所述第三控制信号输入低电平，所述第二传输门开启，所述第四传输门、第五传输门和第六传输门关断，所述第二传输门将所述第二位线的电位状态传输至所述第三开关；
所述第三开关根据所述第二位线的电位状态控制所述第一开关的通断；所述传输线根据所述第一开关的通断读取所述第一开关输出的模拟信号，并将所述模拟信号传输至模数转换电路。8.根据权利要求7所述的控制方法，其特征在于，所述控制方法包括写数据方法，所述写数据方法包括：控制所述第三控制信号输入高电平，所述第二传输门关断，所述第四传输门、第五传输门和第六传输门开启；控制所述第一控制信号和所述第二控制信号分别输入两个电平信号；字线控制被写的sram存储单元开启，所述第一控制信号和所述第二控制信号将电平信号写入所述被写的sram存储单元。9.根据权利要求7所述的控制方法，其特征在于，所述控制方法包括读数据方法，所述读数据方法包括：控制所述第三控制信号输入高电平，所述第二传输门关断，所述第四传输门、第五传输门和第六传输门开启；控制所述第一控制信号和所述第二控制信号均输入高电平信号；字线控制被读的sram存储单元开启，所述第一位线或第二位线的产生压降，将压降放大后读出结果。10.一种芯片，其特征在于，所述芯片包括如权利要求1至6任一项所述的存内计算电路。

技术总结

本发明公开了一种存内计算电路、控制方法及芯片，涉及集成电路技术领域，存内计算电路包括传输线和至少一个存内计算子电路，存内计算子电路包括：存储模块，存储模块的两端分别连接有第一位线和第二位线；第一开关，第一开关通过传输线连接模数转换电路；解耦模块，第二位线通过解耦模块连接第一开关的控制端，在存内计算操作时，存储模块通过解耦模块控制第一开关的通断，以用于提高第二位线电压的变化与计算结果的线性度。本申请能够使得位线电压和计算结果呈线性关系，减小了模数转换电路的量化误差，提高了存内计算系统的精确度。提高了存内计算系统的精确度。提高了存内计算系统的精确度。