存储器器件和降低存储器器件的操作电压的方法与流程

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1.本技术的实施例涉及存储器器件和降低存储器器件的操作电压的方法。

背景技术：

2.电阻式随机存取存储器(rram)是一种使用电阻变化而不是电荷来存储信息位的存储器技术。rram中的电阻切换是通过set(置位)和reset(复位)操作进行的。在典型的rram器件中，由于沿位线/选择线(bl/sl)和选择器器件的大电流和高ir压降，需要高写入电压来执行set。因此，电荷泵通常用于提供高写入电压。rram器件还可以在多路复用器设计中采用高电压(hv)器件来满足可靠性标准。因此，rram器件可能会受到更高的写入功耗、更高的面积开销以及由于结合了电荷泵和hv器件而难以缩小逻辑的限制。

技术实现要素：

3.根据本技术的一个实施例，提供了一种存储器器件，包括：布置成行和列的电阻式随机存取存储器存储器单元阵列；连接到每个电阻式随机存取存储器存储器单元的源极线的第一列选择晶体管；以及连接到每个电阻式随机存取存储器存储器单元的位线的第二列选择晶体管，其中每个电阻式随机存取存储器存储器单元包括直接连接在源极线和位线之间的电阻式随机存取存储器电阻元件。
4.根据本技术的另一个实施例，提供了一种降低存储器器件的操作电压的方法，包括：提供包括电阻式随机存取存储器存储器单元的存储器阵列；控制多个列选择晶体管以激活所选电阻式随机存取存储器存储器单元的源极线和位线；以及用写入电流对所选电阻式随机存取存储器存储器单元的电阻式随机存取存储器电阻元件进行编程，其中，电阻式随机存取存储器电阻元件直接连接在源极线和位线之间。
5.根据本技术的又一个实施例，提供了一种存储器器件，包括：布置成行和列的电阻式随机存取存储器存储器单元阵列，每个电阻式随机存取存储器存储器单元包括：电阻式随机存取存储器电阻元件，包括连接到位线的第一端子；和多个存取晶体管，以并联结构布置并且包括连接到电阻式随机存取存储器电阻元件的第二端子的第一源极/漏极端子、连接到源极线的第二源极/漏极端子、以及连接到字线的栅极端子，其中，多个存取晶体管的并联结构降低了施加到电阻式随机存取存储器电阻元件的写入电流的ir压降。
6.本技术的实施例涉及低压操作的电阻式存储器。
附图说明
7.当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本公开的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
8.图1a是根据一些实施例的存储器件的框图。
9.图1b是根据一些实施例的用于存储器件的示例存储器单元阵列的示图。
10.图1c是根据一些实施例的存储器单元的写入路径的示意图。
11.图1d是根据一些实施例的用于存储器单元的写入路径的另一示意图。
12.图1e是示出根据一些实施例的存储器单元的写入操作电压的图。
13.图2示出根据一些实施例的用于存储器单元阵列的示例调节写入电压电路。
14.图3示出根据一些实施例的用于存储器单元阵列的示例低压限流器电路。
15.图4示出根据一些实施例的用于存储器单元阵列的示例写入终止电路。
16.图5是根据一些实施例的包含写入终止电路的存储器单元阵列的时序图。
17.图6示出根据一些实施例的用于存储器单元阵列的示例低读取电压发生器电路。
18.图7a示出根据一些实施例的用于减少ir压降的示例并行结构。
19.图7b是根据一些实施例的并行结构的写入路径的示意图。
20.图8示出降低存储器件的操作电压的示例方法。
具体实施方式
21.以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
22.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
23.本文中公开的一些实施例涉及用于为诸如电阻式随机存取存储器(rram)的存储器架构实现低电压操作的系统和/或方法。在一个实施例中，每个存储器单元的选择器器件或晶体管被旁路或移除，从而消除其相关的ir压降并降低用于执行写入操作的最小电压。有利地，存储器架构可以实现非电荷泵设计和/或消除hv器件以减少面积开销和逻辑处理。
24.图1a是根据一些实施例的存储器件101的框图。存储器件101包括由存储器单元110组成的一个或多个存储器单元阵列100。在一些实例中，存储器单元110是rram存储器单元，其将在下文进一步讨论。一行存储器单元110(例如，存储器单元110a-110b或110c-110d)分别可操作地耦合到字线wl1或字线wl2，而一列存储器单元110(例如，110a-110c或110b-110d)分别可操作地耦合到位线bl1或位线bl2以及选择线sl1或选择线sl2。存储器单元110分别与可以由字线wl1或字线wl2与位线bl1或位线bl2和/或选择线sl1或选择线sl2的交叉点定义的地址相关联。
25.存储器单元阵列100可以耦合到支持电路，该支持电路被配置为从存储器单元110读取数据和/或向存储器单元写入数据。在一些实施例中，支持电路包括字线解码器102、位线解码器103、选择线解码器104和/或感测电路105。字线解码器102被配置为基于第一地址
addr1选择性地向字线wl
1-wl2之一施加信号(例如，电流和/或电压)，位线解码器103被配置为基于第二地址addr2选择性地向多条位线bl
1-bl2之一施加信号，以及选择线解码器104被配置为基于第三地址addr3选择性地向多条选择线sl
1-sl2之一施加信号。在一些实施例中，第二地址addr2和第三地址addr3可以是相同的地址。
26.存储器单元110可以包括具有可变电阻元件以存储数据位的rram单元。在典型的1晶体管1电阻器(1t1r)rram阵列中，每个存储器单元110可以包括一个存取晶体管112和一个rram电阻元件114。rram电阻元件114具有可在低电阻状态和高电阻状态之间切换的电阻状态以指示存储在rram电阻元件114内的数据值(例如，“1”或“0”)。如下文更详细描述的，根据本公开的一些方面，存储单元110的存取晶体管112被诸如金属线130的导电元件旁路，以降低执行写入操作的最小电压。尽管为了便于说明，在图1a中相对于单个存储器单元110a示出了单个存取晶体管112、rram电阻元件114和金属线130，但是应当理解，该概念适用于存储器件101的多个或所有存储器单元110。
27.图1b是根据一些实施例的用于存储器件的示例存储器单元阵列100的一部分的示意图。如结合图1a所指出的，存储器单元阵列100包括排列成行和/或列的存储器单元110的网格(为便于图示和说明，在图1b中示出了在每列1-m中具有一个存储器单元110的一行)。
28.rram中的电阻切换通过称为置位和复位操作的写入操作来执行。例如，可以将“置位”电压施加到存储器单元110以将可变电阻介电层从第一电阻率(例如，对应于逻辑“0”的高电阻状态(hrs))改变为第二电阻率(例如，对应于逻辑“1”的低电阻状态(lrs))。类似地，可以将“复位”电压施加到存储器单元110以将可变电阻介电层从第二电阻率改变回第一电阻率。每个存储器单元110可以作为包括位线(bl)、选择线或源极线(sl)和字线(wl)的三端器件来操作。存储器单元阵列100包括列选择晶体管202/204以将局部bl或局部sl切换或连接到全局位线(gbl)或全局源极线(gsl)，以将选定的存储器单元110连接到写入电路(例如，关于图2所述)。当前的存储器件结合了电荷泵以提供足够高的电压以执行写入操作，并且还在多路复用器或逻辑中结合了高压器件以可靠地处理高压写入信号。
29.因此，在一个实施例中，存储器单元阵列100被配置为旁路存储器单元110的存取晶体管112，有效地将其从存储器单元中移除。在一些示例中，诸如金属线130的导电元件可以连接每个存取晶体管112的源极/漏极端子以旁路存取晶体管112，从而形成0晶体管1电阻器(0t1r)rram阵列。连接每个存取晶体管112的源极/漏极端子的其他导电元件在本公开的范围内。有利地，在写入操作期间与存取晶体管112相关联的ir压降被消除，因此降低了用于执行写入的最小电压并且还减少了面积开销而不改变前端设备。替代地或附加地，可以去除存取晶体管112、字线(wl)和/或wl驱动器电路，如大致由虚线150指示的，以进一步减少面积开销。例如，关于图1a，这可以表示移除一个或多个字线(例如，wl1、wl2等)和/或字线解码器102(或其组件，例如多路复用器设计中的电荷泵和/或高压器件)。
30.图1c是根据一些实施例的存储器单元110的写入路径的示意图。图1d是根据一些实施例的存储器单元110的写入路径的另一示意图。图1e是示出根据一些实施例的存储器单元110的写入操作电压的图。如图1e的条形图170所示，常规写入电压vwrite可以考虑四个电压：与位线(bl)相关联的第一电压(v_rbl)171、与源极线(sl)相关联的第二电压(v_rsl)172、与存取晶体管112相关联的第三电压(v_selector)173、以及与用于改变rram电阻元件114的电阻率的最小电压相关联的第四电压(vrram)174。结果，最小写入电压vwrite
(由虚线176表示)可以高于由虚线178表示的电源电压(vdio)(参见图2)。因此，常规电阻式存储器件结合了电荷泵和高压器件以提供和处理高写入电压。
31.相比之下，通过结合金属线130以旁路存取晶体管112(例如，如图1c所示)，消除了第三电压(v_selector)173的ir压降，从而实现了存储器件的最小操作电压178(例如，如图1e所示)的减小。由于金属线130有效地从电路中去除了存取晶体管112，因此也不需要字线wl，因此它可以可选地被去除，如图1b中的虚线150所示。替代地或附加地，如图1d所示，可以通过去除存取晶体管112来获得类似的结果，如虚线圆圈175所示，使得rram电阻元件114直接连接在bl/sl之间(例如，rram电阻元件114与bl或sl中的任一个之间没有诸如存取晶体管112的中间器件)。如图1e的条形图180所示，写入电压(例如，图1b和1c中的vwrite)能够降低到低于电源电压vdio 178的水平，如箭头182所示。除了与在相关支持电路(例如，图1a中所示的字线解码器102、位线解码器103、选择线解码器104、感测电路105等)中消除电荷泵和高压器件相关的好处，本文描述的0t1r rram架构可以为存储器单元阵列100的rram电阻元件114的元件特性提供全面的测试结构。另外，快速操作和低功率能力对于诸如电子熔丝应用的特定应用是有利的。图1c-d的电路示出如何实现降低的电压，并且没有示出常规的最小操作电压。此外，请注意，虽然可以移除wl，但在一些实施例中不必移除它。
32.图2示出根据一些实施例的示例性调节写入电压电路200，其被配置为输出用于诸如图1a和图1b中所示的存储器单元阵列100的存储器单元阵列的vwrite电压。调节写入电压电路200可以与存储器单元阵列100一起实施，其中存取晶体管112通过金属线130(例如图1c)被旁路或被移除(例如图1d)以形成能够进行低电压操作的0t1r阵列。如图2所示，给定行的m个单元的每个存储器单元110可以通过发送到列选择晶体管202/204的栅极的信号ysel_sl/ysel_bl和发送到适当列的复位晶体管205的reset(复位)信号来接收写入操作(例如，set(置位)/reset(复位))。
33.在一个实施例中，存储器单元110的第一端子连接到第一sl选择晶体管202-1和第二sl选择晶体管202-2之间的源极线(sl)，存储器单元110的第二端子连接到第一bl选择晶体管204-1和第二bl选择晶体管204-2之间的位线(bl)。也就是说，第一对选择晶体管202-1/204-1可以包括连接在全局源极线/全局位线(gbl/gsl)和存储器单元110之间的pmos晶体管，第二对选择晶体管202-2/204-2可以包括连接在存储器单元110和地之间的nmos晶体管。第一对选择晶体管202-1/204-1可以通过相应的源极/漏极(s/d)端子与写入选择晶体管206连接。
34.调节写入电压电路200被配置为通过写入选择晶体管206向存储器阵列100提供写入电压vwrite和对应的写入电流iwrite。调节写入电压电路200包括布置在闭环中的运算放大器(op amp)230和写入驱动晶体管232(例如，pmos)。运算放大器230的第一输入(例如，反相输入)从i/o电路(未示出)接收参考电压vref_write。运算放大器230的输出耦合到写入驱动晶体管232的栅极。写入驱动晶体管232包括连接到电源(vdio)的第一s/d端子和通过节点234连接到运算放大器230的第二输入(例如，非反相输入)的第二s/d端子，以形成闭环。节点234还将写入驱动晶体管232的第二s/d端子连接到写入选择晶体管206的s/d端子。
35.因此，运算放大器230基于参考电压vref_write的值向写入驱动晶体管232的栅极输出栅极电压，从而使调节写入电压电路200向选定的存储器单元110输出写入电压vwrite。由于正反馈环路，如果vwrite低于vref_write，则运算放大器230输出向负电源轨
(例如，接地)饱和，从而使写入驱动晶体管232导通以提供等于或基于电源vdio的vwrite。否则，如果vwrite高于vref_write，则运算放大器230的输出向正电源轨饱和，从而使写入驱动晶体管232截止以降低vwrite。因此调节写入电压电路200被有利地配置为在宽范围的电源电压vdio上为先前描述的低压rram结构提供稳定的写入电压。也就是说，如果vwrite等于电源vdio并且电源vdio过高，则调节写入电压电路200可以防止对选定存储器单元110的rram电阻元件114施加压力。基于晶体管202、204的栅极端子处的对应ysel_bl和ysel-sl信号，由调节的写入电压电路200输出的写入电压vwrite被施加到阵列100的适当源极线sl和/或位线bl。
36.图3示出根据一些实施例的用于存储器单元阵列100的示例低压限流器电路300。如下文更详细描述的，低压限流器电路300被配置为操作第二sl选择晶体管202-2和底部晶体管302以将rram电阻元件114写入稳定状态，同时防止过度set。低压限流器电路300可以与存储器单元阵列100一起实施，其中存取晶体管112经由金属线130被旁路或被移除以形成能够如前所述进行低压操作的0t1r阵列。如图3所示，写入电流iwrite从存储器单元110流向第二sl选择晶体管202-2，然后在其向地行进时流向底部晶体管302。
37.低压限流器电路300包括电流源312，其被配置为向二极管连接的第一晶体管314(例如，nmos)提供参考电流。具体地，第一晶体管314包括连接到电流源312的第一s/d端子、连接到地的第二s/d端子、以及连接到其第一s/d端子并且还连接到第二晶体管320(例如，nmos)的栅极的栅极以形成电流镜电路。第二晶体管320包括连接到地的第一s/d端子、以及连接到二极管连接的第三晶体管322(例如，pmos)的第一s/d端子的第二s/d端子。
38.第三晶体管322包括连接到电源vdio的第二s/d端子、以及连接到其第一s/d端子并且还连接到第四晶体管330(例如，pmos)的栅极的栅极以形成电流镜电路。第四晶体管330包括连接到电源vdio的第一s/d端子和连接到第一节点331的第二s/d端子。因此由电流源312提供的参考电流在第一节点331镜像。第一节点331连接到第五晶体管341(例如，nmos)的第一s/d端子。第一节点331还经由第二节点332连接到底部晶体管302的栅极以防止写入电流iwrite的过度set，如下所述。
39.第五晶体管341与运算放大器370布置在闭环中。具体地，运算放大器370的第一输入(例如，非反相输入)从i/o电路(未示出)接收参考电压vref。运算放大器370的输出连接到第五晶体管341的栅极。运算放大器370的输出还连接到缓冲器350以将其输出电压vy路由到存储器单元阵列100的第二sl选择晶体管202-2的栅极。例如，对于选定的列1-m，施加到其对应的第二sl选择晶体管202-2的栅极的电压等于运算放大器370的输出电压。每个第二sl选择晶体管202-2与先前描述的存储器单元阵列100的底部晶体管302串联。第五晶体管341包括通过第三节点333连接到运算放大器370的第二输入(例如，反相输入)的第二s/d端子以形成闭环。
40.第三节点333还将第五晶体管341的第二s/d端子连接到第六晶体管342(例如，nmos)的第一s/d端子。第六晶体管342包括连接到地的第二s/d端子、以及连接到第二节点332和底部晶体管302的栅极。因此，在第六晶体管342和底部晶体管302的栅极之间形成到第五晶体管341的第一s/d端子的闭环连接，使流经底部晶体管302的电流镜像流经第六晶体管342的电流。
41.由于负反馈回路，第三节点333处的电压跟随vref，并且第六晶体管342和镜像底
部晶体管302的漏极-源极电压也跟随vref。因此，运算放大器370被配置为调整底部晶体管302的栅极电压vg以限制写入电流iwrite。即，选择vref以向底部晶体管302的栅极提供偏压vg，以便在饱和区中操作底部晶体管302。因此，底部晶体管302用作可变电阻器并且在set操作期间限制允许沿源极线sl流动的电流。例如，对于0.1v的vref，写入电流在达到0.1v电压电平后逐渐饱和，从而将rram电阻元件114写入稳定状态，同时防止过度set并限制由于约为0.1v的头部空间开销而引起的写入偏压的增加。在一些实施例中，低压限流器电路300是全局的并且被配置为为存储器单元阵列100的所有列生成栅极电压vg和输出电压vy。为了便于示出和说明，图3示出了在每列1-m中具有一个存储器单元110的一行，但是应当理解，在每列1-m中可以存在多个行和多个存储器单元100，如图1a所示。
42.图4示出根据一些实施例的用于存储器单元阵列100的示例写入终止电路400。写入终止电路400被配置为将rram电阻元件114写入稳定状态并防止过度set/reset。写入终止电路400可以与存储器单元阵列100一起实现，其中存取晶体管112通过金属线130被旁路或被移除以形成能够如前所述进行低电压操作的0t1r阵列。如图4所示，写入终止电路400包括串联连接的第一晶体管461(例如，pmos)和第二晶体管462(例如，nmos)，其间的节点463连接它们各自的漏极。第一晶体管461的源极连接到电源vdio，第二晶体管461的源极接地。写入终止电路400还包括缓冲器470，其输入连接到节点463并且输出连接到延迟电路480以提供写入终止信号write_b。
43.pmos晶体管461的栅极连接到调节写入电压电路200的运算放大器230的输出。因此，写入终止电路400被配置为基于写入电流iwrite生成参考电流iref_write。在写入操作期间确定rram电阻元件114被写入目标值(例如，基于使用iref_write在节点463处检测到的阈值电压)之后，写入终止电路400将写入终止信号write_b输出到写入选择晶体管206的栅极，以通过使写入选择晶体管206截止来关闭写入操作。通过使用节点463处的阈值电压作为关闭写入选择晶体管206的代理，写入终止电路400有利地将rram电阻元件114写入到一个稳定的状态，并防止过度set/reset。此外，写入终止电压没有头部空间开销，并且不会增加写入偏压，因为它基于参考电流iref_write。
44.图5是根据一些实施例的包含写入终止电路400的存储器单元阵列100的时序图500。在时间t1，启动set操作。此后，例如在选定存储器单元的晶体管202-1(参见例如图4)的栅极端子处接收到的列选择信号ye在时间t2被断言，导致选定存储器的rram电阻元件114单元接收(例如，通过sl和/或bl)随时间增加的写入电流icell。在某个点，时间t3，写终止电路400检测到写电流icell已经达到其目标值(例如，通过节点463处的vdetect)并且将写终止信号write_b(例如，断言逻辑高)切换到写入选择晶体管206的栅极以关闭写入操作。因此，防止写入电流icell对rram电阻元件114造成过度set/reset。
45.图6示出根据一些实施例的用于存储器单元的示例性低读取电压发生器电路600，诸如存储器单元阵列100的存储器单元110。低读取电压发生器电路600可以与存储器单元阵列100一起实施，其中存取晶体管112经由金属线130被旁路或被移除以形成能够如前所述进行低压操作的0t1r阵列。另外，如图6所示，存储器单元阵列100可以包括一个或多个读取路径(例如，左/右rram单元和经由bl_l和bl_r的对应读取路径)和连接到感测放大器电路610的参考路径，该感测放大器电路被配置为读取rram电阻元件114的位值。
46.存储器单元阵列100可以包括钳位晶体管612、位线(bl)读取晶体管631和参考选
择晶体管632以连接期望的rram读取路径和参考路径。例如，为了读取左/右对(114-1/114-2)中的左rram单元114-1，第一bl读取晶体管631-1导通以将左rram单元连接到感测放大器电路610，并且第二bl读取晶体管631-2截止。此外，第一参考选择晶体管632-1截止并且第二参考选择晶体管632-2导通以将参考电路620连接到感测放大器电路610的第二端子。该对的右rram单元可以使用相反的开关控制读取。参考电路620包括可调电阻器622，其可调整以模拟选定的rram单元。参考电路620可以以0t1r结构操作，例如结合图1c和图1d所描述的结构，使得感测放大器电路610被配置为跟踪存储器单元阵列100的读取路径的工艺、电压和温度(pvt)变化。
47.低读取电压发生器电路600连接到钳位晶体管612的栅极以控制选定左侧/右侧的读取电压电平。例如，第一钳位晶体管612-1连接在感测放大器电路610的第一端子和左读取路径之间，第二钳位晶体管612-2连接在感测放大器电路610的第二端子和右读取路径之间。如以下更详细描述的，低读取电压发生器电路600被配置为维持低读取电压并在读取电压变得太高时避免读取干扰。
48.低读取电压发生器电路600包括第一晶体管641(例如，pmos)，其第一s/d端子连接到电源vdio，第二s/d端子连接到第二晶体管642(例如，nmos)的第一s/d端子。第二晶体管642与运算放大器650布置在闭环中。具体地，运算放大器650的第一输入(例如，非反相输入)接收来自i/o电路(未示出)的读取控制电压vread。运算放大器650的输出连接到第二晶体管642的栅极。运算放大器650的输出还连接到钳位晶体管612的栅极以将它们接通，其输出钳位电压vcl。第二晶体管642包括通过节点643连接到运算放大器650的第二输入(例如，反相输入)的第二s/d端子以形成闭环。
49.低读取电压发生器电路600还包括连接在节点643和地之间的参考电路660。参考电路660包括一个或多个可调电阻器662以将参考电流调整到期望值。与存储器单元阵列100的参考电路620一样，该第二参考电路660可以与0t1r rram单元结构一起使用并调整可调电阻器662以模拟选定的rram单元并跟踪存储器单元阵列100的读取路径的工艺、电压和温度(pvt)变化。换言之，可调电阻器662可以被调整以补偿rram单元读取路径的各种组件(例如，bl、sl、存取晶体管、电阻元件等)的pvt变化。由于负反馈回路，节点643处的电压跟随读取控制电压vread。因此，低读取电压发生器电路600被配置为维持低读取电压(例如，大约0.1v)并在读取电压变得太高时避免读取干扰。
50.图7a示出根据一些实施例的用于减少ir压降的示例并行结构700。图7b是根据一些实施例的并行结构700的写入路径的示意图。图7a和图7b示出结合图1c和图1d描述的0t1r的替代结构以用于降低最小操作写入电压。不是旁路或消除如图1c和图1d所示的存取晶体管112，提供替代存取晶体管布置以减少ir压降。在一个实施例中，存储器单元阵列100的存取晶体管112(例如，一行存取晶体管112-1到112-n)并联布置，使得它们的栅极连接到公共字线(wl)，它们的第一s/d端子连接到rram电阻元件114的公共端子，它们的第二s/d端子连接到选择线(sl)的公共端子。rram电阻元件114的另一端连接到位线(bl)。因此，通过使用并联连接的多个存取晶体管112-1...112-n来减少与单个存取晶体管112相关联的ir压降773，从而降低最小操作电压同时保持使用wl控制执行写入操作的能力。
51.图8示出降低存储器件的操作电压的示例方法800。在操作802处，提供包括rram存储器单元的存储器阵列(例如，存储器单元阵列100)。在操作804处，控制多个列选择晶体管
202/204以激活选定rram存储器单元的源极线和位线。在操作806处，用写入电流对选定rram存储器单元的rram电阻元件114进行编程，其中rram电阻元件114直接连接在源极线和位线之间。
52.即，通常与rram存储器单元的存取晶体管(例如，存取晶体管112)相关联的ir降降低，并且可以为rram存储器单元生成基于降低的ir压降而降低的写入电流/电压。在一个实施例中，减小ir压降包括跨存取晶体管的源极/漏极端子连接金属线130以旁路存取晶体管。在另一实施例中，减小ir压降包括从rram存储器单元中去除存取晶体管。在又一实施例中，减小ir压降包括将存取晶体管布置在并联结构中。
53.在操作808处，写入电压在电源电压的宽范围内稳定(例如，通过调节的写入电压电路200)。在操作810处，使用限流器电路300，在写入操作期间防止过度set。在操作812处，使用写入终止电路400，在写入操作期间防止过度set/reset。在操作814处，使用具有工艺、电压和温度(pvt)跟踪的感测放大器电路610，在读取操作期间避免读干扰(例如，通过低读取电压发生器电路600)。
54.因此，本文所公开的各种实施例提供了一种存储器器件，其包括布置成行和列的rram存储器单元阵列、连接到每个rram存储器单元的源极线的第一列选择晶体管、以及连接到每个rram存储器单元的位线的第二列选择晶体管，其中每个rram存储器单元包括直接连接在源极线和位线之间的rram电阻元件。在一个实施例中，存储器器件还包括金属线以跨接每个rram存储器单元的存取晶体管的源极/漏极端子，其中金属线旁路存取晶体管以直接连接源极线和位线之间的rram电阻元件。在另一实施例中，对于每个rram存储器单元，在源极线和位线之间没有存取晶体管。
55.在上述存储器器件，存储器器件还包括：连接在每个电阻式随机存取存储器存储器单元的源极线和位线之间的电阻式随机存取存储器存储器单元的存取晶体管；以及跨存取晶体管的源极/漏极端子连接的金属线，其中，金属线旁路存取晶体管以将每个电阻式随机存取存储器存储器单元的电阻式随机存取存储器电阻元件直接连接在源极线和位线之间。
56.在上述存储器器件，存储器器件还包括：调节写入电压电路，包括：运算放大器，被配置为在第一输入端子接收参考写入电压信号；和写入驱动晶体管，包括连接到运算放大器的输出的栅极端子、被配置为接收电源电压的第一源极/漏极端子、以及通过节点连接到运算放大器的第二输入端子的第二源极/漏极端子，以形成正反馈回路，其中，节点通过写入选择晶体管可操作地连接到电阻式随机存取存储器存储器单元的位线和源极线。
57.在上述存储器器件，存储器器件还包括：低压限流器电路。低压限流器电路包括：运算放大器，被配置为在第一输入端子接收参考电压信号；第一晶体管，包括连接到运算放大器的输出的第一栅极端子、连接到电流镜电路的第一源极/漏极端子、以及通过第一节点连接到运算放大器的第二输入端子的第二源极/漏极端子，以形成负反馈回路；和第二晶体管，包括连接到第一节点的第三源极/漏极端子、连接到地的第四源极/漏极端子、以及通过第二节点连接到电阻式随机存取存储器存储器单元阵列的底部晶体管的第三栅极端子的第二栅极端子，其中，第二节点连接到电流镜电路，其中，运算放大器的输出连接到与底部晶体管串联的选择晶体管的第四栅极端子，并且其中，低压限流器电路被配置为控制选择晶体管和底部晶体管以防止所选电阻式随机存取存储器存储器单元的过度置位。
58.在上述存储器器件，存储器器件还包括：写入终止电路。写入终止电路包括：串联连接的第一晶体管和第二晶体管，其间的节点连接各自的漏极端子，其中，第一晶体管的第一栅极端子连接到调节写入电压电路以用于生成参考写入电流；和缓冲器，包括连接到节点的输入和连接到电阻式随机存取存储器存储器单元阵列的写入选择晶体管的第二栅极端子的输出，其中，写入终止电路被配置为响应于检测到写入操作的阈值向写入选择晶体管提供写入禁止信号，以防止过度置位/复位。
59.在上述存储器器件，存储器器件还包括连接到电阻式随机存取存储器存储器单元的钳位晶体管的栅极的低读取电压发生器电路，低读取电压发生器电路被配置为控制钳位晶体管以定义电阻式随机存取存储器存储器单元的读取电压，以利用具有工艺、电压和温度(pvt)跟踪的感测放大器电路，在读取操作期间避免读取干扰。
60.在上述存储器器件，其中，从存储器器件中移除字线和相关联的写入电路。
61.在上述存储器器件，存储器器件还包括跨电阻式随机存取存储器存储器单元的存取晶体管的源极/漏极端子连接的金属线。
62.根据进一步公开的实施例，一种降低存储器件的操作电压的方法包括：提供包括rram存储器单元的存储器阵列，控制多个列选择晶体管以激活所选rram存储器单元的源极线和位线，以及用写入电流对所选rram存储器单元的rram电阻元件进行编程，其中rram电阻元件直接连接在源极线和位线之间。
63.在上述方法中，降低存储器件的操作电压的方法还包括：跨每个电阻式随机存取存储器存储器单元的存取晶体管的源极/漏极端子提供金属线，其中，金属线旁路存取晶体管以直接在源极线和位线之间连接电阻式随机存取存储器电阻元件。
64.在上述方法中，降低存储器件的操作电压的方法还包括：移除源极线和位线之间的存取晶体管。
65.在上述方法中，降低存储器件的操作电压的方法还包括：在运算放大器的第一输入端子提供参考写入电压信号；以及使用与运算放大器布置在正反馈回路中的写入驱动晶体管生成写入电压。
66.在上述方法中，降低存储器件的操作电压的方法还包括：在运算放大器的第一输入端子提供参考写入电压信号；以及使用与运算放大器布置在正反馈回路中的写入驱动晶体管生成写入电压，以及降低存储器件的操作电压的方法还包括：激活写入选择晶体管以基于写入电压向所选电阻式随机存取存储器存储器单元提供写入电流。
67.在上述方法中，降低存储器件的操作电压的方法还包括：在运算放大器的第一输入端子提供参考写入电压信号；以及使用与运算放大器布置在正反馈回路中的写入驱动晶体管生成写入电压，以及降低存储器件的操作电压的方法还包括：激活写入选择晶体管以基于写入电压向所选电阻式随机存取存储器存储器单元提供写入电流，以及降低存储器件的操作电压的方法还包括：基于参考写入电压信号提供参考写入电流；基于参考写入电流，检测在写入所选电阻式随机存取存储器存储器单元期间达到阈值；以及如果达到阈值，则向写入选择晶体管施加写入终止信号，以防止所选电阻式随机存取存储器存储器单元的过度置位。
68.在上述方法中，降低存储器件的操作电压的方法还包括：在运算放大器的第一输入端子提供参考写入电压信号；以及使用与运算放大器布置在正反馈回路中的写入驱动晶
体管生成写入电压，以及降低存储器件的操作电压的方法还包括：通过电流镜电路提供参考电流；在运算放大器的第一输入端子提供参考写入电压信号；使用与运算放大器布置在负反馈回路中的第一晶体管生成输出电压；使用与第一晶体管和电流镜电路串联的第二晶体管生成栅极电压；以及将输出电压和栅极电压分别施加到选择晶体管和底部晶体管，以限制写入电流并防止所选电阻式随机存取存储器存储器单元的过度置位/复位。
69.在上述方法中，降低存储器件的操作电压的方法还包括：控制电阻式随机存取存储器存储器单元的钳位晶体管的栅极端子以定义电阻式随机存取存储器存储器单元的读取电压，并且使用具有工艺、电压和温度(pvt)跟踪的感测放大器电路来避免读取操作期间的读取干扰。
70.根据其他公开的实施例，一种存储器器件包括布置成行和列的rram存储器单元阵列，每个rram存储器单元包括：rram电阻元件，其包括连接到位线的第一端子；以及多个存取晶体管，其以并联结构布置并包括连接至rram电阻元件的第二端子的第一s/d端子、连接至源极线的第二s/d端子以及连接至字线的栅极端子，其中多个存取晶体管的并联结构降低了施加到rram电阻元件的写入电流的ir压降。
71.在上述存储器器件，其中，多个存取晶体管的并联结构设置在电阻式随机存取存储器电阻元件和源极线之间。
72.在上述存储器器件，其中，多个存取晶体管的栅极端子连接在一起。
73.本公开概述了各种实施例，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

技术特征：

1.一种存储器器件，包括：布置成行和列的电阻式随机存取存储器存储器单元阵列；连接到每个电阻式随机存取存储器存储器单元的源极线的第一列选择晶体管；以及连接到每个电阻式随机存取存储器存储器单元的位线的第二列选择晶体管，其中每个电阻式随机存取存储器存储器单元包括直接连接在所述源极线和所述位线之间的电阻式随机存取存储器电阻元件。2.根据权利要求1所述的存储器器件，还包括：连接在每个电阻式随机存取存储器存储器单元的所述源极线和所述位线之间的电阻式随机存取存储器存储器单元的存取晶体管；以及跨所述存取晶体管的源极/漏极端子连接的金属线，其中，所述金属线旁路所述存取晶体管以将每个电阻式随机存取存储器存储器单元的所述电阻式随机存取存储器电阻元件直接连接在所述源极线和所述位线之间。3.根据权利要求1所述的存储器器件，其中，对于每个电阻式随机存取存储器存储器单元，在所述源极线和所述位线之间没有存取晶体管。4.根据权利要求1所述的存储器器件，还包括：调节写入电压电路，包括：运算放大器，被配置为在第一输入端子接收参考写入电压信号；和写入驱动晶体管，包括连接到所述运算放大器的输出的栅极端子、被配置为接收电源电压的第一源极/漏极端子、以及通过节点连接到所述运算放大器的第二输入端子的第二源极/漏极端子，以形成正反馈回路，其中，所述节点通过写入选择晶体管可操作地连接到电阻式随机存取存储器存储器单元的所述位线和所述源极线。5.根据权利要求1所述的存储器器件，还包括：低压限流器电路，包括：运算放大器，被配置为在第一输入端子接收参考电压信号；第一晶体管，包括连接到所述运算放大器的输出的第一栅极端子、连接到电流镜电路的第一源极/漏极端子、以及通过第一节点连接到所述运算放大器的第二输入端子的第二源极/漏极端子，以形成负反馈回路；和第二晶体管，包括连接到所述第一节点的第三源极/漏极端子、连接到地的第四源极/漏极端子、以及通过第二节点连接到所述电阻式随机存取存储器存储器单元阵列的底部晶体管的第三栅极端子的第二栅极端子，其中，所述第二节点连接到所述电流镜电路，其中，所述运算放大器的所述输出连接到与所述底部晶体管串联的选择晶体管的第四栅极端子，并且其中，所述低压限流器电路被配置为控制所述选择晶体管和所述底部晶体管以防止所选电阻式随机存取存储器存储器单元的过度置位。6.根据权利要求1所述的存储器器件，还包括：写入终止电路，包括：串联连接的第一晶体管和第二晶体管，其间的节点连接各自的漏极端子，其中，所述第一晶体管的第一栅极端子连接到调节写入电压电路以用于生成参考写入电流；和
缓冲器，包括连接到所述节点的输入和连接到所述电阻式随机存取存储器存储器单元阵列的写入选择晶体管的第二栅极端子的输出，其中，所述写入终止电路被配置为响应于检测到写入操作的阈值向所述写入选择晶体管提供写入禁止信号，以防止过度置位/复位。7.根据权利要求1所述的存储器器件，还包括连接到电阻式随机存取存储器存储器单元的钳位晶体管的栅极的低读取电压发生器电路，所述低读取电压发生器电路被配置为控制所述钳位晶体管以定义所述电阻式随机存取存储器存储器单元的读取电压，以利用具有工艺、电压和温度(pvt)跟踪的感测放大器电路，在读取操作期间避免读取干扰。8.根据权利要求1所述的存储器器件，其中：从所述存储器器件中移除字线和相关联的写入电路。9.一种降低存储器器件的操作电压的方法，包括：提供包括电阻式随机存取存储器存储器单元的存储器阵列；控制多个列选择晶体管以激活所选电阻式随机存取存储器存储器单元的源极线和位线；以及用写入电流对所述所选电阻式随机存取存储器存储器单元的电阻式随机存取存储器电阻元件进行编程，其中，所述电阻式随机存取存储器电阻元件直接连接在所述源极线和所述位线之间。10.一种存储器器件，包括：布置成行和列的电阻式随机存取存储器存储器单元阵列，每个电阻式随机存取存储器存储器单元包括：电阻式随机存取存储器电阻元件，包括连接到位线的第一端子；和多个存取晶体管，以并联结构布置并且包括连接到所述电阻式随机存取存储器电阻元件的第二端子的第一源极/漏极端子、连接到源极线的第二源极/漏极端子、以及连接到字线的栅极端子，其中，所述多个存取晶体管的所述并联结构降低了施加到所述电阻式随机存取存储器电阻元件的写入电流的ir压降。

技术总结

根据本申请的实施例，提供了一种存储器器件包括RRAM存储器单元，其被配置为形成0晶体管1电阻器(0T1R)阵列结构，其中RRAM存储器单元的存取晶体管被旁路或去除。替代地，RRAM存储器单元的存取晶体管可以以并联结构布置以减少相关联的IR压降，从而实现降低的写入电压操作。根据本申请的其他实施例，还提供了一种降低存储器器件的操作电压的方法。降低存储器器件的操作电压的方法。降低存储器器件的操作电压的方法。