1.本技术涉及半导体制造领域，尤其涉及一种半导体
结构及形成方法。
背景技术：
2.碳化硅(sic)作为第三代半导体材料，因其宽禁带、高临界击穿场强、高热导率、高电子饱和漂移速度等特性而被广泛研究，有望在高温、高频、大功率等领域会替代硅(si)器件和二代半导体器件。同时由于sic是宽禁带半导体材料中唯一可以直接通过热氧化生成二氧化硅(sio2)的材料，这将有利于简化用sic作为材料制作金属-氧化物半导体场效应晶体管(mosfet)的工艺，因此sic mosfet器件受到了极大关注。
3.但是由于sic mosfet器件中的栅氧化层和下方的sic衬底间的界面存在缺陷，该缺陷会捕获电荷和散射载流子，从而导致sic mosfet器件的沟道载流子迁移率较低，使得器件的导通电阻过大，进而增加功率损耗，因此sic mosfet器件的电学特性并不理想。因此需要改善sic mosfet器件的沟道载流子迁移率。
技术实现要素：
4.本技术要解决的技术问题是改善sic mosfet器件的沟道载流子迁移率。
5.为解决上述技术问题，本技术提供了一种半导体结构，包括：sic衬底，
所述sic衬底上包括sic
外延层；
栅极结构，位于所述sic外延层上或所述sic外延层中，且所述栅极结构包括钝化层以及位于所述钝化层上的栅极层，其中所述钝化层包括热导率为10w/m
·
k～28w/m
·
k的第一膜层。
6.在本技术的一些实施例中，所述第一膜层的材料包括铝硅酸盐、altiox和a1hfox中的至少一种。
7.在本技术的一些实施例中，所述钝化层还包括位于所述第一膜层上的第二膜层，所述第二膜层的介电常数大于3.9，且热导率为28w/m
·
k～30w/m
·
k。
8.在本技术的一些实施例中，所述第二膜层的材料包括al2o3，hfo2或si3n4中的至少一种。
9.在本技术的一些实施例中，所述钝化层还包括位于所述第一膜层和所述sic外延层之间的第三膜层，且所述第三膜层的材料包括sion。
10.在本技术的一些实施例中，所述第一膜层和所述第二膜层的厚度为10nm～100nm，所述第三膜层的厚度为0.5nm～2nm。
11.在本技术的一些实施例中，所述钝化层还包括位于所述第一膜层上的硅氧化物层，且所述硅氧化物层的材料包括sio2。
12.在本技术的一些实施例中，所述硅氧化物层的厚度为2nm～10nm。
13.在本技术的一些实施例中，所述半导体结构为横向双扩散型场效应晶体管，所述栅极结构位于所述sic外延层上，且所述半导体结构还包括：阱区，位于所述sic外延层中，且所述阱区的表面和所述sic外延层的顶面平齐；源区和漏区，位于所述阱区中，且所述源
区和漏区的表面和所述阱区的顶面平齐，其中所述栅极结构位于所述源区和漏区之间的所述阱区的表面，并延伸至所述源区和漏区的部分表面。
14.在本技术的一些实施例中，所述半导体结构为垂直双扩散型场效应晶体管，所述栅极结构位于所述sic外延层上，且所述半导体结构还包括：阱区，位于所述栅极结构两侧的sic外延层中，并延伸至部分所述栅极结构的下方，且所述阱区的表面和所述sic外延层的顶面平齐；源区，位于所述栅极结构两侧的所述阱区中，且所述源区的表面和所述阱区的顶面平齐。
15.在本技术的一些实施例中，所述半导体结构为沟槽双扩散型场效应晶体管，所述栅极结构位于所述sic外延层中，且所述半导体结构还包括：阱区，位于所述栅极结构两侧的所述sic外延层中，且所述阱区的表面和所述sic外延层的顶面平齐，所述阱区的底面高于所述栅极结构的底面；源区，位于所述栅极结构两侧的所述阱区中，且所述源区的表面和所述阱区的顶面平齐。
16.本技术还提供一种半导体结构的形成方法，包括：提供sic衬底，所述sic衬底上包括sic外延层；在所述sic外延层上或者所述sic外延层中形成栅极结构，所述栅极结构的形成方法包括：在所述sic外延层上或者所述sic外延层中形成钝化层，且所述钝化层包括热导率为10w/m
·
k～28w/m
·
k的第一膜层；在所述钝化层上形成栅极层。
17.在本技术的一些实施例中，所述第一膜层的材料包括铝硅酸盐、a1tiox和a1hfox中的至少一种，且所述第一膜层的形成工艺为化学气相沉积，所述化学气相沉积的气体包括硅烷，三甲基铝和氧气，且在所述硅烷、三甲基铝及氧气中，铝原子、硅原子及氧原子的个数比为(20～40)：(1～10)：(40～60)。
18.在本技术的一些实施例中，所述钝化层还包括位于所述第一膜层上的第二膜层，所述第二膜层的介电常数大于3.9，且热导率为28w/m
·
k～30w/m
·
k。
19.在本技术的一些实施例中，所述第二膜层的材料包括al2o3，hfo2或si3n4中的至少一种。
20.在本技术的一些实施例中，所述钝化层还包括位于所述第一膜层和所述sic外延层之间的第三膜层，所述第三膜层的材料包括sion，且所述第三膜层的形成方法包括：在所述sic外延层上或者所述sic外延层中形成硅氧化物层，且所述硅氧化物层的材料包括sio2；对所述硅氧化物层进行氮化处理，形成所述第三膜层，其中所述氮化处理包括：采用等离子体渗氮工艺，使所述硅氧化物层中的部分氧原子被氮原子取代，形成si-n键；然后在第一温度及惰性气体气氛下进行氮化处理，以修复晶格损伤并形成稳定的si-n键；接着在第二温度下进行再氧化处理，以修复sio2/sic界面，且所述第二温度低于所述第一温度。
21.本技术技术方案采用热导率较高的钝化层取代以往的栅氧化层，且所述钝化层包括热导率为10w/m-k～28w/m
·
k的第一膜层，能够有效提高半导体结构的沟道载流子迁移率。
22.在所述第一膜层上设置第二膜层，且所述第二膜层不仅具有较高的热导率，还兼具较高的介电常数，可以进一步提高半导体结构的沟道载流子迁移率。
23.在所述第一膜层和sic外延层之间设置第三膜层，且所述第三膜层的材料包括sion，所述第三膜层一方面可以改善sio2/sic界面的缺陷问题，另一方面由于sion材料具有较高的热导率，因此可以较好的提高半导体结构的沟道载流子迁移率。
24.本技术技术方案还可以通过所述第一膜层将硅氧化物层和sic外延层隔离开来，以解决sio2/sic界面的缺陷问题，同时第一膜层还具有较高的热导率，因此可以较好的提高半导体结构的沟道载流子迁移率。
附图说明
25.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
26.图1为本技术实施例的半导体结构用于沟槽双扩散型场效应晶体管时的第一种结构示意图；
27.图2为本技术实施例的半导体结构用于沟槽双扩散型场效应晶体管时的第二种结构示意图；
28.图3为本技术实施例的半导体结构用于沟槽双扩散型场效应晶体管时的第三种结构示意图；
29.图4为本技术实施例的半导体结构用于沟槽双扩散型场效应晶体管时的第四种结构示意图；
30.图5至图8为图3所示的半导体结构的形成方法各步骤的结构示意图；
31.图9为本技术实施例的半导体结构用于横向双扩散型场效应晶体管时的第一种结构示意图；
32.图10为本技术实施例的半导体结构用于横向双扩散型场效应晶体管时的第二种结构示意图；
33.图11为本技术实施例的半导体结构用于横向双扩散型场效应晶体管时的第三种结构示意图；
34.图12为本技术实施例的半导体结构用于横向双扩散型场效应晶体管时的第四种结构示意图；
35.图13至图15为图11所示的半导体结构的形成方法各步骤的结构示意图；
36.图16为本技术实施例的半导体结构用于垂直双扩散型场效应晶体管时的第一种结构示意图；
37.图17为本技术实施例的半导体结构用于垂直双扩散型场效应晶体管时的第二种结构示意图；
38.图18为本技术实施例的半导体结构用于垂直双扩散型场效应晶体管时的第三种结构示意图；
39.图19为本技术实施例的半导体结构用于垂直双扩散型场效应晶体管时的第四种结构示意图。
具体实施方式
40.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改
是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
41.基于目前sic mosfet器件的沟道载流子迁移率较低的问题，本技术技术方案的半导体结构采用具有较高热导率的钝化层，能够较好的释放sic mosfet器件工作时产生的热量，降低sic mosfet器件的温度，发明人发现当温度降低时，有利于沟道载流子的迁移，进而有效提高sic mosfet器件的沟道载流子迁移率。
42.以下结合附图和具体实施例对本技术技术方案的半导体结构进行详细说明。
43.本技术实施例的半导体结构可以是任意一种sic mosfet器件结构，例如可以是沟槽双扩散型场效应晶体管(trench mosfet)，横向双扩散型场效应晶体管(ldmos，lateral double-diffused mosfet)，或者垂直双扩散型场效应晶体管(vdmos，vertical double-diffused mosfet)。
44.请参考图1，本技术实施例的一种半导体结构10可以作为沟槽双扩散型场效应晶体管，所述半导体结构10包括sic衬底11，sic外延层12和栅极结构，所述半导体结构10还包括阱区15，源区16以及重体区17。其中所述sic衬底11的材料可以是4h-sic，6h-sic，3c-sic或15r-sic等，所述sic衬底11可以是重掺杂，例如掺杂浓度可以为1e18cm-3
～1e20cm-3
(即1
×
10
18
cm-31×
10
20
cm-3
)，且所述sic衬底11可以是n型掺杂或p型掺杂，具体的掺杂类型取决于器件类型(例如n型mosfet或p型mosfet)。本技术实施例以n型掺杂为例进行说明。所述sic外延层12位于所述sic衬底11上，且所述sic外延层12的掺杂类型和所述sic衬底11相同，所述sic外延层12的掺杂浓度可以低于所述sic衬底11的掺杂浓度，例如所述sic外延层12的掺杂浓度可以为1e14cm-3
至1e16cm-3
。
45.所述栅极结构位于所述sic外延层12中，所述阱区15位于所述栅极结构两侧的所述sic外延层12中，且所述阱区15的表面和所述sic外延层12的顶面平齐，其中所述阱区15的底面高于所述栅极结构的底面。所述阱区15的掺杂类型和所述sic外延层12的掺杂类型不同，用于限定所述半导体结构10的主体区(body)。所述源区16位于所述栅极结构两侧的所述阱区15中，且所述源区16的表面和所述阱区15的顶面平齐。所述重主体区17位于所述源区16远离所述栅极结构的一侧，且所述重主体区17的表面和所述源区16的顶面平齐，所述重主体区17的底面也可以和所述源区16的底面平齐。所述重主体区17的掺杂类型和所述阱区15的掺杂类型相同，且所述重主体区17的掺杂浓度高于所述阱区15的掺杂浓度。
46.所述栅极结构包括钝化层和位于所述钝化层上的栅极层14，其中所述栅极层14的材料可以包括掺杂多晶硅、金属和硅化物中的至少一种。所述钝化层包括第一膜层13a，且所述第一膜层13a的热导率为10w/m
·
k～28w/m
·
k。在本技术实施例中，所述第一膜层13a的材料包括铝硅酸盐(aluminosilicates，alsg)，altiox和a1hfox中的至少一种。所述第一膜层13a的厚度可以为10nm～100nm。采用热导率较高的alsg，可以有效提高所述半导体结构10的沟道载流子迁移率。与相同厚度的sio2层相比，所述第一膜层13a能够有效抑制直接隧穿，减小栅极漏电流。
47.请参考图2，为了进一步提高所述半导体结构10的沟道载流子迁移率，还可以在所述第一膜层13a上设置第二膜层13b，所述第二膜层13b不仅具有较高的热导率，还兼具较高的介电常数。具体地，所述第二膜层13b的介电常数k应大于3.9，且热导率为28w/m
·
k～
30w/m
·
k。在本技术实施例中，所述第二膜层13b的材料包括al2o3。所述第二膜层13b的厚度可以为10nm～100nm。此外，由于al2o3具有较好的热稳定性，因此采用al2o3作为钝化层，能够适应sic工艺的高温条件，进而提高器件的性能。在其他实施例中，所述第二膜层13b的材料也可以采用hfo2，si3n4等。在7mv/cm的电场强度下，采用sio2层作为钝化层时，栅极电流密度约为1e(-6)a/cm2，而采用本技术实施例的第一膜层13a和第二膜层13b作为钝化层时，栅极电流密度约为1e(-8)a/cm2，因此采用本技术实施例的钝化层时，器件具有更小的漏电流(leakage current)。
48.请参考图3，所述钝化层还可以包括第三膜层13c，所述第三膜层13c位于所述第一膜层13a和所述sic外延层12之间，所述第三膜层13c的材料包括sion。所述第三膜层13c的厚度可以为0.5nm～2nm。采用sion材料取代sio2，能够改善sio2/sic界面的缺陷问题，同时sion材料还具有较高的热导率(27w/m
·
k)，因此设置所述第三膜层13c，可以较好的提高sic mosfet器件的沟道载流子迁移率。
49.参考图4，在一些实施例中，所述钝化层包括第一膜层13a和硅氧化物层13d，且所述硅氧化物层13d位于所述第一膜层13a上，所述硅氧化物层13d的材料包括sio2。所述硅氧化物层13d的厚度可以为2nm～10nm。所述硅氧化物层13d可以通过常规的化学气相沉积工艺形成。所述第一膜层13a能够将硅氧化物层13d和所述sic外延层12隔离开来，解决sio2/sic界面的缺陷问题，同时第一膜层13a还具有较高的热导率，因此可以较好的提高sic mosfet器件的沟道载流子迁移率。
50.当所述半导体结构10工作时，在所述栅极14和所述源区16间加正向电压，所述阱区15和所述栅极14相邻的区域形成垂直的沟道，由于所述沟道上具有较高热导率的第一膜层，因此可以提高所述半导体结构10的沟道载流子迁移率，同时由于所述第一膜层取代了以往的栅氧化层，因此避免了因栅氧化层和sic外延层间的界面存在缺陷，使得电荷和散射载流子被捕获，进而导致沟道载流子迁移率降低的问题。
51.所述半导体结构10的形成方法可以包括：
52.步骤s10：提供sic衬底，所述sic衬底上包括sic外延层；
53.步骤s20：在所述sic外延层上或者所述sic外延层中形成栅极结构。
54.所述栅极结构的形成方法包括：
55.步骤s21：在所述sic外延层上或者所述sic外延层中形成钝化层，且所述钝化层包括热导率为10w/m
·
k～28w/m
·
k的第一膜层；
56.步骤s22：在所述钝化层上形成栅极层。
57.如下以图3所示的半导体结构10为例，对本技术实施例的半导体结构的形成方法进行详细说明，图5至图8为图3所示的半导体结构10的形成方法各步骤的结构示意图。
58.请参考图5，进行步骤s10，所述sic衬底11具有第一掺杂类型，在所述sic衬底11上形成所述sic外延层12所述sic外延层12可以通过外延生长工艺形成。所述sic外延层12也具有第一掺杂类型，且所述sic外延层12的掺杂浓度高于所述sic衬底11的掺杂浓度。形成所述sic外延层12后，通过离子注入工艺在所述sic外延层12中形成阱区15，所述阱区15具有与所述sic衬底11、所述sic外延层12相反的第二掺杂类型。
59.请参考图6，采用离子注入工艺形成源区16和重体区17，此时的源区16位于所述阱区15和所述sic外延层12中，所述重体区17位于所述源区16两侧的所述阱区15中，所述源区
16的具有第一掺杂类型，所述重体区17具有第二掺杂类型，且所述重体区17的掺杂浓度大于所述阱区15的掺杂浓度。
60.请参考图7，在所述源区16，所述阱区15及所述sic外延层12中形成栅极沟槽18，形成所述栅极沟槽18的工艺是常规的刻蚀工艺。
61.请参考图8，在所述栅极沟槽18的侧壁和底部形成所述钝化层，所述钝化层包括第一膜层13a，第二膜层13b及第三膜层13c。具体地，所述钝化层的形成方法包括：先形成第三膜层13c，所述第三膜层13c的材料包括sion，且所述第三膜层13c的形成方法可以包括：在所述栅极沟槽18的侧壁和底面形成硅氧化物层，可以采用常规的化学气相沉积工艺形成，所述硅氧化物层的材料包括sio2；然后对所述硅氧化物层进行氮化处理，形成所述第三膜层13c。对所述硅氧化物层进行氮化处理的方法可以包括：采用等离子体渗氮工艺，使所述硅氧化物层中的部分氧原子被氮原子取代，形成si-n键；然后在第一温度及惰性气体气氛下进行氮化处理，以修复晶格损伤并形成稳定的si-n键；接着在第二温度下进行再氧化处理，以修复sio2/sic界面，且所述第二温度低于所述第一温度。采用上述的氮化处理的方法能够形成高质量的第三膜层13c，以提高所述半导体结构10的沟道载流子迁移率。
62.然后，在所述第三膜层13c的表面形成所述第一膜层13a，且所述第一膜层13a的材料包括铝硅酸盐。形成所述第一膜层13a的形成工艺可以为化学气相沉积，原子层沉积或溅射工艺等。当采用化学气相沉积工艺时，沉积气体包括硅烷，三甲基铝和氧气，且在所述硅烷、三甲基铝及氧气中，铝原子、硅原子及氧原子的个数比为(20～40)：(1～10)：(40～60)。
63.再在所述第一膜层13a的表面形成第二膜层13b，所述第二膜层13b的介电常数大于3.9，且热导率为28w/m
·
k～30w/m
·
k。所述第二膜层13b的材料可以包括al2o3。所述第二膜层13b可以通过原子层沉积(ald)，化学气相沉积(cvd)，物理气相沉积(pvd)等沉积工艺形成。
64.形成所述钝化层之后，进行步骤s22。在所述钝化层上形成栅极层14，形成所述栅极层14的方法包括：采用化学气相沉积、物理气相沉积以及原子层沉积等沉积工艺在所述钝化层上沉积形成栅极材料层，且所述栅极材料层填满所述栅极沟槽，并覆盖所述源区16，所述重体区17的表面，然后研磨所述栅极材料层，使所述栅极材料层的表面和所述源区16的顶面平齐，形成所述栅极层14。此后，还可以形成源极金属、漏极金属等常规结构，在此不再赘述。
65.参考图9，本技术实施例还提供一种可以作为横向双扩散型场效应晶体管的半导体结构20，所述半导体结构20包括sic衬底21，sic外延层22和栅极结构。所述半导体结构20还包括阱区25，源区26a以及漏区26b。所述sic衬底21的材料可以是4h-sic，6h-sic，3c-sic或15r-sic等。所述sic衬底21可为重掺杂，例如掺杂浓度可以为1e18cm-3
～1e20cm-3
(即1
×
10
18
cm-31×
10
20
cm-3
)。所述sic衬底21可以是n型掺杂或p型掺杂，取决于器件类型(例如n型mosfet或p型mosfet)。本技术实施例以所述sic衬底21为n型掺杂为例进行说明。所述sic衬底21上包括sic外延层22，所述sic外延层22的掺杂类型和所述sic衬底21相同，且所述sic外延层22的掺杂浓度可以低于所述sic衬底21的掺杂浓度，例如所述sic外延层22的掺杂浓度可以为1e14c
m-3
至1e16cm-3
。
66.所述栅极结构位于所述sic外延层22上，所述阱区25位于所述sic外延层22中，且所述阱区25的表面和所述sic外延层22的顶面平齐。所述阱区25的掺杂类型和所述sic外延
层22的掺杂类型不同，用于限定所述半导体结构20的主体区(body)。所述源区26a和所述漏区26b位于所述阱区25中，且所述源区26a和所述漏区26b的表面和所述阱区25的顶面平齐，其中所述栅极结构位于所述源区26a和漏区26b之间的所述阱区25的表面，并延伸至所述源区26a和漏区26b的部分表面。
67.所述栅极结构包括钝化层和位于所述钝化层上的栅极层24，其中所述栅极层24的材料可以包括掺杂多晶硅、金属和硅化物中的至少一种。所述钝化层包括第一膜层23a，且所述第一膜层23a的热导率为10w/m-k～28w/m-k。在本技术实施例中，所述第一膜层23a的材料包括铝硅酸盐(aluminosilicates，alsg)。所述第一膜层23a的厚度可以为10nm～100nm。采用热导率较高的alsg，可以有效提高所述半导体结构10的沟道载流子迁移率。
68.请参考图10，为了进一步提高所述半导体结构20的沟道载流子迁移率，还可以在所述第一膜层23a上设置第二膜层23b，所述第二膜层23b不仅具有较高的热导率，还兼具较高的介电常数。具体地，所述第二膜层23b的介电常数k应大于3.9，且热导率为28w/m
·
k～30w/m
·
k。在本技术实施例中，所述第二膜层23b的材料包括al2o3。所述第二膜层13b的厚度可以为10nm～100nm。
69.请参考图11，所述钝化层还可以包括第三膜层23c，所述第三膜层23c位于所述第一膜层23a和所述sic外延层22之间。在本技术实施例中，所述第三膜层23c直接接触所述第一膜层23a和所述阱区25。所述第三膜层23c的材料包括sion。所述第三膜层13c的厚度可以为0.5nm～2nm。采用sion材料取代sio2，能够改善sio2/sic界面的缺陷问题，同时sion材料还具有较高的热导率(27w/m
·
k)，因此设置所述第三膜层23c，可以较好的提高sic mosfet器件的沟道载流子迁移率。
70.参考图12，在一些实施例中，所述钝化层包括第一膜层23a和硅氧化物层23d，且所述硅氧化物层23d位于所述第一膜层23a上，所述硅氧化物层23d的材料包括sio2。所述硅氧化物层23d的厚度可以为2nm～10nm。所述硅氧化物层23d可以通过常规的化学气相沉积工艺形成。所述第一膜层23a能够将硅氧化物层23d和所述阱区25隔离开来，解决sio2/sic界面的缺陷问题，同时第一膜层23a还具有较高的热导率，因此可以较好的提高sic mosfet器件的沟道载流子迁移率。
71.如下以图11所示的半导体结构20为例，对本技术实施例的半导体结构的形成方法进行详细说明，图13至图15为图11所示的半导体结构20的形成方法各步骤的结构示意图。
72.请参考图13，提供sic衬底21，且所述sic衬底21具有第一掺杂类型。采用外延生长工艺在所述sic衬底21上形成sic外延层22。所述sic外延层22也具有第一掺杂类型，且所述sic外延层22的掺杂浓度高于所述sic衬底21的掺杂浓度。形成所述sic外延层22后，通过离子注入工艺在所述sic外延层22中形成阱区25，所述阱区25具有与所述sic衬底21、所述sic外延层22相反的第二掺杂类型。
73.请参考图14，在所述sic外延层22上形成所述钝化层，具体地，在所述阱区25的部分表面形成所述钝化层，且所述钝化层包括第一膜层23a，第二膜层23b及第三膜层23c。所述钝化层的形成方法包括：先形成第三膜层23c，所述第三膜层23c的材料包括sion，且所述第三膜层23c的形成方法可以包括：在所述阱区25的部分表面形成硅氧化物层，可以采用常规的化学气相沉积工艺形成，所述硅氧化物层的材料包括sio2；然后对所述硅氧化物层进行氮化处理，形成所述第三膜层23c。对所述硅氧化物层进行氮化处理的方法可以包括：采
用等离子体渗氮工艺，使所述硅氧化物层中的部分氧原子被氮原子取代，形成si-n键；然后在第一温度及惰性气体气氛下进行氮化处理，以修复晶格损伤并形成稳定的si-n键；接着在第二温度下进行再氧化处理，以修复sio2/sic界面，且所述第二温度低于所述第一温度。采用上述的氮化处理的方法能够形成高质量的第三膜层23c，以提高所述半导体结构20的沟道载流子迁移率。
74.然后，在所述第三膜层23c的表面形成所述第一膜层23a，且所述第一膜层23a的材料包括铝硅酸盐。形成所述第一膜层23a的形成工艺可以为化学气相沉积，所述化学气相沉积的气体包括硅烷，三甲基铝和氧气。
75.再在所述第一膜层23a的表面形成第二膜层23b，所述第二膜层23b的介电常数大于3.9，且热导率为28w/m
·
k～30w/m
·
k。所述第二膜层23b的材料可以包括al2o3。所述第二膜层23b可以通过原子层沉积(ald)，化学气相沉积(cvd)，物理气相沉积(pvd)等沉积工艺形成。
76.形成所述钝化层之后，在所述钝化层上形成栅极层24，形成所述栅极层24的方法包括：采用化学气相沉积、物理气相沉积以及原子层沉积等沉积工艺在所述sic外延层22，所述阱区25以及所述钝化层的表面沉积形成栅极材料层，然后刻蚀去除所述sic外延层22和所述阱区25表面的所述栅极材料层，形成所述栅极层24。
77.请参考图15采用离子注入工艺在所述栅极结构两侧的阱区25中形成源区26a和漏区26b，且所述源区26a和漏区26b还延伸至部分所述栅极结构的下方，所述源区26a和漏区26b的掺杂类型和所述阱区25的掺杂类型不同。此后，还可以形成常规的金属互连结构，在此不再赘述。
78.请参考图16，本技术实施例的另一种半导体结构30可以作为垂直双扩散型场效应晶体管，所述半导体结构30包括sic衬底31，sic外延层32和栅极结构。所述半导体结构30还包括阱区35，源区36以及重体区37。所述sic衬底31的材料可以是4h-sic，6h-sic，3c-sic或15r-sic等。所述sic衬底31可为重掺杂，例如掺杂浓度可以为1e18cm-3
～1e20cm-3
(即1
×
10
18
cm-31×
10
20
cm-3
)，掺杂类型可以是n型掺杂或p型掺杂。本技术实施例以所述sic衬底31为n型掺杂为例进行说明。所述sic外延层32位于所述sic衬底31上，且所述sic外延层32的掺杂类型和所述sic衬底31相同，所述sic外延层32的掺杂浓度可以低于所述sic衬底31的掺杂浓度，例如所述sic外延层32的掺杂浓度可以为1e14cm-3
至1e16cm-3
。
79.所述栅极结构位于所述sic外延层上，所述阱区35位于所述栅极结构两侧的所述sic外延层32中，且所述阱区35还延伸至部分所述栅极结构的下方，所述阱区35的表面和所述sic外延层32的顶面平齐。所述阱区35的掺杂类型和所述sic外延层32的掺杂类型不同，用于限定所述半导体结构30的主体区(body)。所述源区36位于所述栅极结构两侧的所述阱区35中，且所述源区36的表面和所述阱区35的顶面平齐。所述重主体区37位于所述源区36远离所述栅极结构的一侧，且所述重主体区37的表面和所述源区36的顶面平齐。所述重主体区37的掺杂类型和所述阱区35的掺杂类型相同，且所述重主体区37的掺杂浓度高于所述阱区35的掺杂浓度。
80.所述栅极结构包括钝化层和位于所述钝化层上的栅极层34，其中所述栅极层34的材料可以包括掺杂多晶硅、金属和硅化物中的至少一种。所述钝化层包括第一膜层33a，且所述第一膜层33a的热导率为10w/m
·
k～28w/m
·
k。在本技术实施例中，所述第一膜层33a
的材料包括铝硅酸盐(aluminosilicates，alsg)。所述第一膜层33a的厚度可以为10nm～100nm。采用热导率较高的alsg，可以有效提高所述半导体结构30的沟道载流子迁移率。
81.请参考图17，为了进一步提高所述半导体结构30的沟道载流子迁移率，还可以在所述第一膜层33a上设置第二膜层33b，所述第二膜层33b不仅具有较高的热导率，还兼具较高的介电常数。具体地，所述第二膜层33b的介电常数k应大于3.9，且热导率为28w/m
·
k～30w/m
·
k。在本技术实施例中，所述第二膜层33b的材料包括al2o3。所述第二膜层33b的厚度可以为10nm～100nm。
82.请参考图18，所述钝化层还可以包括第三膜层33c，所述第三膜层33c位于所述第一膜层33a和所述sic外延层32之间。在本技术实施例中，所述第三膜层33c位于部分所述外延层32和部分所述阱区35的表面。所述第三膜层33c的材料包括sion。所述第三膜层33c的厚度可以为0.5nm～2nm。采用sion材料取代sio2，能够改善sio2/sic界面的缺陷问题同时sion材料还具有较高的热导率(27w/m
·
k)，因此设置所述第三膜层33c，可以较好的提高sic mosfet器件的沟道载流子迁移率。
83.参考图19，在一些实施例中，所述钝化层包括第一膜层33a和硅氧化物层33d，且所述硅氧化物层33d位于所述第一膜层33a上，所述硅氧化物层33d的材料包括sio2。所述硅氧化物层33d的厚度可以为2nm～10nm。所述硅氧化物层33d可以通过常规的化学气相沉积工艺形成。所述第一膜层33a能够将硅氧化物层33d和所述阱区35，所述sic外延层32隔离开来，解决sio2/sic界面的缺陷问题，同时第一膜层33a还具有较高的热导率，因此可以较好的提高sic mosfet器件的沟道载流子迁移率。
84.如下以图18所示的半导体结构30为例，对本技术实施例的半导体结构的形成方法进行详细说明。
85.提供sic衬底31，且所述sic衬底31具有第一掺杂类型。采用外延生长工艺在所述sic衬底31上形成sic外延层32。所述sic外延层32也具有第一掺杂类型，且所述sic外延层32的掺杂浓度高于所述sic衬底31的掺杂浓度。形成所述sic外延层32后，通过离子注入工艺在所述sic外延层32中形成阱区35，所述阱区35具有与所述sic衬底31、所述sic外延层32相反的第二掺杂类型。
86.然后，在所述sic外延层32上形成所述钝化层，具体地，在所述sic外延层32的表面和所述阱区35的部分表面形成所述钝化层，且所述钝化层包括第一膜层33a，第二膜层33b及第三膜层33c。所述钝化层的形成方法包括：先形成第三膜层33c，所述第三膜层33c的材料包括sion，且所述第三膜层33c的形成方法可以包括：在所述sic外延层32的表面和所述阱区35的部分表面形成硅氧化物层，可以采用常规的化学气相沉积工艺形成，所述硅氧化物层的材料包括sio2；然后对所述硅氧化物层进行氮化处理，形成所述第三膜层33c。对所述硅氧化物层进行氮化处理的方法可以包括：采用等离子体渗氮工艺，使所述硅氧化物层中的部分氧原子被氮原子取代，形成si-n键；然后在第一温度及惰性气体气氛下进行氮化处理，以修复晶格损伤并形成稳定的si-n键；接着在第二温度下进行再氧化处理，以修复sio2/sic界面，且所述第二温度低于所述第一温度。采用上述的氮化处理的方法能够形成高质量的第三膜层33c，以提高所述半导体结构30的沟道载流子迁移率。
87.然后，在所述第三膜层33c的表面形成所述第一膜层33a，且所述第一膜层33a的材料包括铝硅酸盐。形成所述第一膜层33a的形成工艺可以为化学气相沉积，所述化学气相沉
积的气体包括硅烷，三甲基铝和氧气。
88.再在所述第一膜层33a的表面形成第二膜层33b，所述第二膜层33b的介电常数大于3.9，且热导率为28w/m
·
k～30w/m
·
k。所述第二膜层33b的材料可以包括al2o3。所述第二膜层33b可以通过原子层沉积(ald)，化学气相沉积(cvd)，物理气相沉积(pvd)等沉积工艺形成。
89.形成所述钝化层之后，在所述钝化层上形成栅极层34，形成所述栅极层34的方法包括：采用化学气相沉积、物理气相沉积以及原子层沉积等沉积工艺在所述阱区35以及所述钝化层的表面沉积形成栅极材料层，然后刻蚀去除所述阱区35表面的所述栅极材料层，形成所述栅极层34。
90.采用离子注入工艺在所述栅极结构两侧的阱区35中形成源区36，在所述源区36远离所述栅极结构的一侧形成重体区37。所述源区36和所述阱区35的掺杂类型不同，所述重体区37和所述阱区35的掺杂类型相同。此后，还可以形成源极金属、漏极金属等常规结构，在此不再赘述。
91.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
92.应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
93.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
94.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
95.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
技术特征：
1.一种半导体结构，其特征在于，包括：sic衬底，所述sic衬底上包括sic外延层；栅极结构，位于所述sic外延层上或所述sic外延层中，且所述栅极结构包括钝化层以及位于所述钝化层上的栅极层，其中所述钝化层包括热导率为10w/m
·
k～28w/m
·
k的第一膜层。2.根据权利要求1所述的半导体结构，其特征在于，所述第一膜层的材料包括铝硅酸盐、altiox和alhfox中的至少一种。3.根据权利要求1或2所述的半导体结构，其特征在于，所述钝化层还包括位于所述第一膜层上的第二膜层，所述第二膜层的介电常数大于3.9，且热导率为28w/m
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k～30w/m
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k。4.根据权利要求3所述的半导体结构，其特征在于，所述第二膜层的材料包括al2o3，hfo2或si3n4中的至少一种。5.根据权利要求3所述的半导体结构，其特征在于，所述钝化层还包括位于所述第一膜层和所述sic外延层之间的第三膜层，且所述第三膜层的材料包括sion。6.根据权利要求5所述的半导体结构，其特征在于，所述第一膜层和所述第二膜层的厚度为10nm～100nm，所述第三膜层的厚度为0.5nm～2nm。7.根据权利要求1所述的半导体结构，其特征在于，所述钝化层还包括位于所述第一膜层上的硅氧化物层，且所述硅氧化物层的材料包括sio2。8.根据权利要求7所述的半导体结构，其特征在于，所述硅氧化物层的厚度为2nm～10nm。9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构为横向双扩散型场效应晶体管，所述栅极结构位于所述sic外延层上，且所述半导体结构还包括：阱区，位于所述sic外延层中，且所述阱区的表面和所述sic外延层的顶面平齐；源区和漏区，位于所述阱区中，且所述源区和漏区的表面和所述阱区的顶面平齐，其中所述栅极结构位于所述源区和漏区之间的所述阱区的表面，并延伸至所述源区和漏区的部分表面。10.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构为垂直双扩散型场效应晶体管，所述栅极结构位于所述sic外延层上，且所述半导体结构还包括：阱区，位于所述栅极结构两侧的sic外延层中，并延伸至部分所述栅极结构的下方，且所述阱区的表面和所述sic外延层的顶面平齐；源区，位于所述栅极结构两侧的所述阱区中，且所述源区的表面和所述阱区的顶面平齐。11.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构为沟槽双扩散型场效应晶体管，所述栅极结构位于所述sic外延层中，且所述半导体结构还包括：阱区，位于所述栅极结构两侧的所述sic外延层中，且所述阱区的表面和所述sic外延层的顶面平齐，所述阱区的底面高于所述栅极结构的底面；源区，位于所述栅极结构两侧的所述阱区中，且所述源区的表面和所述阱区的顶面平齐。12.一种半导体结构的形成方法，其特征在于，包括：
提供sic衬底，所述sic衬底上包括sic外延层；在所述sic外延层上或者所述sic外延层中形成栅极结构，所述栅极结构的形成方法包括：在所述sic外延层上或者所述sic外延层中形成钝化层，且所述钝化层包括热导率为10w/m
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k～28w/m
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k的第一膜层；在所述钝化层上形成栅极层。13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述第一膜层的材料包括铝硅酸盐、altiox和alhfox中的至少一种，且所述第一膜层的形成工艺为化学气相沉积，所述化学气相沉积的气体包括硅烷，三甲基铝和氧气，且在所述硅烷、三甲基铝及氧气中，铝原子、硅原子及氧原子的个数比为(20～40)：(1～10)：(40～60)。14.根据权利要求12或13所述的半导体结构的形成方法，其特征在于，所述钝化层还包括位于所述第一膜层上的第二膜层，所述第二膜层的介电常数大于3.9，且热导率为28w/m
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k～30w/m
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k。15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述第二膜层的材料包括al2o3，hfo2或si3n4中的至少一种。16.根据权利要求15所述的半导体结构的形成方法，其特征在于，所述钝化层还包括位于所述第一膜层和所述sic外延层之间的第三膜层，所述第三膜层的材料包括sion，且所述第三膜层的形成方法包括：在所述sic外延层上或者所述sic外延层中形成硅氧化物层，且所述硅氧化物层的材料包括sio2；对所述硅氧化物层进行氮化处理，形成所述第三膜层，其中所述氮化处理包括：采用等离子体渗氮工艺，使所述硅氧化物层中的部分氧原子被氮原子取代，形成si-n键；然后在第一温度及惰性气体气氛下进行氮化处理，以修复晶格损伤并形成稳定的si-n键；接着在第二温度下进行再氧化处理，以修复sio2/sic界面，且所述第二温度低于所述第一温度。
技术总结
本申请技术方案提供一种半导体结构及形成方法，所述半导体结构包括：SiC衬底，所述SiC衬底上包括SiC外延层；栅极结构，位于所述SiC外延层上或所述SiC外延层中，且所述栅极结构包括钝化层以及位于所述钝化层上的栅极层，其中所述钝化层包括热导率为10W/m
技术研发人员：
三重野文健 周永昌
受保护的技术使用者：
飞锃半导体（上海）有限公司
技术研发日：
2022.12.27
技术公布日：
2023/3/24
