垂直解码器以及相关存储器装置和方法与流程

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垂直解码器以及相关存储器装置和方法
1.分案申请的相关信息
2.本技术是申请日为2019年10月31日、申请号为“201980078610.4”、发明名称为“垂直解码器以及相关存储器装置和方法”的发明专利申请的分案申请。
3.交叉参考
4.本专利申请案主张雷代利(redaelli)等人在2019年10月31日申请的标题为“垂直解码器(vertical decoder)”的第pct/us2019/059037号pct申请案的优先权，所述pct申请案主张雷代利等人在2018年11月30日申请的标题为“垂直解码器(vertical decoder)”的第16/206,006号美国专利申请案的优先权，所述申请案中的每一者让渡给其受让人且所述申请案中的每一者的全部内容以引用的方式明确并入本文中。
技术领域
5.技术领域涉及一种垂直解码器。

背景技术：

6.下文大体上涉及操作存储器阵列且更明确来说涉及一种垂直解码器。
7.存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、相机、数字显示器及类似者。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储更多个状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
8.存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)等等。存储器装置可为易失性或非易失性。非易失性存储器单元可甚至在不存在外部电源的情况下长时间维持其存储逻辑状态。易失性存储器单元可随时间丢失其存储状态，除非其通过外部电源周期性刷新。
9.改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保留、减少功率消耗、或减少制造成本以及其它度量。可需要用于节省存储器阵列中的空间、增加存储器单元密度或减少存储器阵列的总功率使用的经改进解决方案。

技术实现要素：

10.描述一种存储器装置。所述存储器装置可包含：衬底；存储器单元阵列，其与所述衬底耦合；及解码器，其与所述衬底耦合且经配置以作为存取操作的部分将电压施加到所述存储器单元阵列的存取线。所述解码器可包含：第一导电线，其经配置以载送施加到所述存储器单元阵列的所述存取线的所述电压；及掺杂材料，其沿远离所述衬底的表面的第一方向在所述第一导电线与所述存储器单元阵列的所述存取线之间延伸，所述掺杂材料经配置以选择性地将所述解码器的所述第一导电线与所述存储器单元阵列的所述存取线耦合。
11.描述一种存储器装置。所述存储器装置可包含：衬底；及解码器，其与所述衬底耦合且经配置以作为存取操作的部分选择存储器单元。所述解码器可包含：第一导电线，其经配置以作为所述存取操作的部分载送用于选择所述存储器单元的电压；及掺杂材料，其在所述第一导电线与将所述解码器与所述存储器单元耦合的触点之间延伸且经配置以作为所述存取操作的部分选择性地将所述第一导电线与所述触点耦合。
12.描述一种存储器装置。所述存储器装置可包含：衬底；存储器单元阵列，其与所述衬底耦合且包括第一组存取线及第二组存取线；第一解码器，其与所述衬底及所述存储器单元阵列耦合，所述第一解码器经配置以作为存取操作的部分将第一电压施加到所述第一组的第一存取线，所述第一解码器包含：第一导电线，其经配置以作为所述存取操作的部分载送用于所述第一存取线的所述第一电压；及掺杂材料，其沿垂直于所述衬底的表面的第一方向在所述第一导电线与所述第一组存取线中的一者之间延伸，所述掺杂材料经配置以作为所述存取操作的部分选择性地将所述第一导电线与所述第一存取线耦合。所述存储器装置可包含第二解码器，其与所述衬底及所述存储器单元阵列耦合，所述第二解码器经配置以作为所述存取操作的部分将第二电压施加到所述第二组的第二存取线。
13.描述一种方法。所述方法可包含：作为存储器单元的存取操作的部分将用于选择所述存储器单元的第一电压施加到解码器的第一导电线；作为所述存取操作的部分至少部分基于施加所述第一电压且使用沿第一方向在所述第一导电线与存取线之间延伸的所述解码器的掺杂材料而将所述第一导电线与相关联于所述存储器单元的所述存取线耦合；及作为所述存取操作的部分至少部分基于将所述解码器的所述第一导电线与所述存取线耦合而将所述第一电压施加到所述存储器单元。
14.描述一种设备。所述设备可包含：解码器，其经配置以作为存储器单元的存取操作的部分施加电压，所述解码器包含：第一导电线，其经配置以作为所述存取操作的部分载送用于选择所述存储器单元的所述电压；及掺杂材料，其与所述第一导电线及触点耦合，所述掺杂材料经配置以选择性地将所述第一导电线与所述触点耦合。所述设备可包含控制器，其可操作以作为所述存储器单元的所述存取操作的部分进行以下各者：通过将第一电压施加到所述解码器的所述第一导电线而选择所述存储器单元；至少部分基于选择所述存储器单元而将所述解码器的所述第一导电线与相关联于所述存储器单元的存取线耦合；及至少部分基于将所述解码器的所述第一导电线与所述存取线耦合而将所述第一电压施加到所述存储器单元。
附图说明
15.图1说明如本文中公开的实例存储器装置。
16.图2说明支持如本文中公开的垂直解码器的存储器阵列的实例。
17.图3说明如本文中公开的解码器的俯视图的实例。
18.图4说明支持如本文中公开的垂直解码器的存储器阵列的一部分的横截面视图的实例。
19.图5及6说明支持如本文中公开的垂直解码器的存储器阵列的实例。
20.图7a及7b说明支持如本文中公开的垂直解码器的存储器装置配置的实例。
21.图8展示支持如本文中公开的垂直解码器的装置的框图。
22.图9及10展示说明支持如本文中公开的垂直解码器的一或若干方法的流程图。
具体实施方式
23.一些存储器装置可包含与存储器阵列耦合的解码器。在一些情况中，解码器可包含以特定定向形成的一或多个掺杂材料以减小由解码器使用的裸片的阵列大小。举例来说，解码器可包含沿不同于(例如，垂直于)衬底的表面的方向延伸的掺杂材料。在一些情况中，解码器还可包含导电线。掺杂材料可从解码器的导电线延伸到与存储器阵列相关联的存取线。根据本文中的教示，解码器可与衬底耦合且经配置以将电压施加到存储器阵列的存取线。在一些情况中，导电线可经配置以载送施加到存取线的电压，且掺杂材料可将解码器的第一导电线与存储器阵列的存取线耦合。
24.在一些情况中，存储器阵列可为自选择存储器阵列的实例。在一些情况中，可以三维方式制造自选择存储器阵列且其可包含垂直存储器单元。为节省空间及资源，包含垂直掺杂材料的解码器可经实施为自选择存储器阵列的部分或实施在自选择存储器阵列中。在一些实例中，解码器可为经实施以加偏压于一或多个字线的行解码器的实例或经实施以加偏压于一或多个位线的列解码器的实例或所述两者。解码器可经定位在存储器阵列上方、存储器阵列下方或所述两者。在此类情况中，可基于一或多个解码器的放置及/或定向而减小存储器阵列的大小。因此，本文中描述的这些及其它技术及优势可改进存储器阵列的大小及密度。
25.下文在存储器阵列的上下文中进一步描述上文介绍的本公开的特征。接着，在一些实例中描述用于操作与垂直解码器有关的存储器阵列的特定实例。通过与用于垂直解码器的技术有关的设备图及流程图进一步说明且参考设备图式及流程图描述本公开的这些及其它特征。
26.图1说明如本文中公开的实例存储器装置100。存储器装置100还可被称为电子存储器设备。图1是存储器装置100的各种组件及特征的说明性表示。因而，应了解，展示存储器装置100的组件及特征以说明功能相互关系，而非其在存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含三维(3d)存储器阵列102。3d存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可编程以存储表示为逻辑0及逻辑1的两个状态。在一些实例中，存储器单元105可经配置以存储更多个逻辑状态。在一些实例中，存储器单元105可包含自选择存储器单元。尽管用数值指示符标记包含于图1中的一些元件，但未标记其它对应元件，但其相同或将被理解为类似，以试图增加所描绘特征的可见性及清晰度。
27.3d存储器阵列102可包含形成于彼此顶部上的两个或更多个二维(2d)存储器阵列103。相较于2d阵列，此可增加可放置或产生在单个裸片或衬底上的存储器单元的数目，此又可减少生产成本或增加存储器装置的性能或两者。存储器阵列102可包含存储器单元105的两个层级且因此可视为3d存储器阵列；然而，层级数目不限于两个。每一层级可经对准或定位使得存储器单元105可跨每一层级彼此对准(完全地、重叠或近似地)，从而形成存储器单元堆叠145。在一些情况中，存储器单元堆叠145可包含铺置于彼此顶部上同时两者共享存取线的多个自选择存储器单元，如下文所解释。在一些情况中，自选择存储器单元可为经配置以使用多层级存储技术来存储一个以上位的数据的多层级自选择存储器单元。
28.在一些实例中，存储器单元105的每一行连接到存取线110，且存储器单元105的每一列连接到位线115。存取线110及位线115可基本上彼此垂直且可产生存储器单元阵列。如图1中所展示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线(例如位线115)。即，位线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极电子通信。其它配置可为可行的，例如，第三层可与下层共享存取线110。一般来说，一个存储器单元105可定位于两条导电线(例如存取线110及位线115)的相交点处。此相交点可被称为存储器单元的地址。目标存储器单元105可为定位于通电存取线110与位线115的相交点处的存储器单元105；即，存取线110及位线115可经通电以便读取或写入在其相交点处的存储器单元105。与相同存取线110或位线115电子通信(例如，连接到相同存取线110或位线115)的其它存储器单元105可被称为未标定存储器单元105。
29.如上文所论述，电极可耦合到存储器单元105及存取线110或位线115。术语电极可指代电导体，且在一些情况中，可用作到存储器单元105的电触点。电极可包含在存储器装置100的元件或组件之间提供导电路径的迹线、导线、导电线、导电层或类似者。在一些实例中，存储器单元105可包含定位于第一电极与第二电极之间的硫属化物材料。所述第一电极的一侧可耦合到存取线110且所述第一电极的另一侧耦合到所述硫属化物材料。另外，所述第二电极的一侧可耦合到位线115且所述第二电极的另一侧耦合到硫属化物材料。第一电极与第二电极可为相同材料(例如，碳)或不同材料。
30.可通过激活或选择存取线110及位线115而对存储器单元105执行操作(例如读取及写入)。在一些实例中，存取线110还可被称为字线110，且位线115还可被称为数字线115。在不失理解或操作的情况下，对存取线、字线及位线或其类似物的引用可互换。激活或选择字线110或位线115可包含施加电压到相应线。字线110及位线115可由导电材料制成，例如金属(例如，铜(cu)、铝(al)、金(au)、钨(w)、钛(ti))、金属合金、碳、导电掺杂半导体，或其它导电材料、合金、化合物或类似者。
31.存取存储器单元105可通过行解码器120及列解码器130加以控制。例如，行解码器120可从存储器控制器140接收行地址且基于所述接收到的行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址且激活适当位线115。例如，存储器阵列102可包含标记为wl_1到wl_m的多个字线110及标记为dl_1到dl_n的多个数字线115，其中m及n取决于阵列大小。因此，通过激活字线110及位线115(例如，wl_2及dl_3)，可存取在其相交点处的存储器单元105。如下文更详细地论述，可通过可包含沿远离耦合到存储器阵列102的衬底的表面的方向延伸的一或多个掺杂材料的行解码器120及列解码器130控制存取存储器单元105。
32.在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的经存储状态。例如，可施加电压到存储器单元105(使用对应字线110及位线115)且所得电流的存在可取决于存储器单元105的所施加电压及阈值电压。在一些情况中，可施加一个以上电压。此外，如果所施加电压并未导致电流流动，那么可施加其它电压直到由感测组件125检测到电流。通过评估导致电流流动的电压，可确定存储器单元105的经存储逻辑状态。在一些情况中，电压可在量值上斜升直到检测到电流流动。在其它情况中，可循序地施加预定电压直到检测到电流。同样地，可将电流施加到存储器单元105且产生所述电流的电压的量值可取决于存储器单元105的电阻或阈值电压。
33.在一些实例中，可通过对可包含存储器存储元件的存储器单元提供电脉冲而编程所述单元。所述脉冲可经由第一存取线(例如，字线110)或第二存取线(例如，位线115)或其组合提供。在一些情况中，在提供脉冲之后，离子可取决于存储器单元105的极性而迁移于所述存储器存储元件内。因此，相对于存储器存储元件的第一侧或第二侧的离子的浓度可至少部分基于第一存取线与第二存取线之间的电压的极性。在一些情况中，不对称形状的存储器存储元件可引起离子更集聚于元件的具有更多面积的部分处。存储器存储元件的特定部分可具有较高电阻率且因此可产生高于存储器存储元件的其它部分的阈值电压。离子迁移的此描述表示用于实现本文中所描述的结果的自选择存储器单元的机制的实例。机制的此实例不应被视为限制性。本公开还包含用于实现本文中所描述的结果的自选择存储器单元的机制的其它实例。
34.感测组件125可包含各种晶体管或放大器以便检测及放大信号的差异(此可被称为锁存)。接着可通过列解码器130输出存储器单元105的检测到的逻辑状态作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。所属领域的一般技术人员将了解，感测组件可在不失去其功能目的的情况下与列解码器或行解码器相关联。
35.可通过类似地激活相关字线110及位线115而设置或写入存储器单元105且可将至少一个逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据(例如，输入/输出135)。在包含硫属化物材料的自选择存储器单元的情况中，可通过基于将解码器(例如，行解码器120或列解码器130)的第一导电线与存取线(例如，字线110或位线115)耦合将第一电压施加到存储器单元105作为存取操作的部分而写入存储器单元105以将逻辑状态存储于存储器单元105中。
36.存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电)。在一些情况中，行解码器120、列解码器130及感测组件125的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以便激活所要字线110及位线115。存储器控制器140还可产生及控制在存储器装置100的操作期间所使用的各种电压或电流。
37.存储器控制器140可经配置以通过将第一电压施加到解码器(例如，行解码器120或列解码器130)的第一导电线而选择存储器单元105。在一些情况中，存储器控制器140可经配置以基于选择存储器单元105将解码器的第一导电线与相关联于存储器单元105的存取线(例如，字线110或位线115)耦合。存储器控制器140可经配置以至少部分基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元105。
38.在一些实例中，存储器控制器140可经配置以将第二电压施加到解码器的第二导电线作为存取操作的部分。在一些情况中，第二电压可导致掺杂材料选择性地将解码器的第一导电线与相关联于存储器单元105的存取线耦合。将第一电压施加到存储器单元105可基于将第二电压施加到第二导电线。举例来说，存储器控制器140可基于第一电压及第二电压的交叉点而选择存储器单元105。在一些情况中，作为存取操作的部分施加到存储器单元105的信号可具有正极性或负极性。
39.在一些实例中，存储器控制器140可接收包括对存储器单元105执行存取操作的指
令的命令且基于接收所述命令而识别存储器单元105的地址。在一些情况中，将第二电压施加到第二导电线可基于识别地址。如果存取操作是读取操作，那么存储器控制器140可经配置以基于将第一电压施加到存储器单元105而输出存储于存储器单元105中的逻辑状态。如果存取操作是写入操作，那么存储器控制器140可基于将第一电压施加到存储器单元105将逻辑状态存储于存储器单元105中。
40.图2说明支持如本文中公开的垂直解码器的3d存储器阵列200的实例。存储器阵列200可为参考图1所描述的存储器阵列102的部分的实例。存储器阵列200可包含定位于衬底204上方的存储器单元的第一阵列或层面205及位于第一阵列或层面205的顶部上的存储器单元的第二阵列或层面210。存储器阵列200还可包含字线110-a及字线110-b以及位线115-a，其可为如参考图1所描述的字线110及位线115的实例。第一层面205及第二层面210的存储器单元各自可具有一或多个自选择存储器单元(例如，分别为自选择存储器单元220-a及自选择存储器单元220-b)。尽管图2中所包含的一些元件是用数字指示符标记，其它对应元件并未标记，但其是相同的或将理解为相似的，以试图增大所描绘特征的可见性及清晰度。
41.第一层面205的自选择存储器单元可包含第一电极215-a、自选择存储器单元220-a(例如，包含硫属化物材料)及第二电极225-a。另外，第二层面210的自选择存储器单元可包含第一电极215-b、自选择存储器单元220-b(例如，包含硫属化物材料)及第二电极225-b。在一些实例中，第一层面205及第二层面210的自选择存储器单元可具有共同导电线使得每一层面205及210的对应自选择存储器单元可共享如参考图1描述的位线115或字线110。举例来说，第二层面210的第一电极215-b及第一层面205的第二电极225-a可耦合到位线115-a，使得位线115-a由垂直相邻自选择存储器单元共享。根据本文中的教示，如果存储器阵列200包含一个以上层面，那么解码器可定位于每一层面上方或下方。举例来说，解码器可定位在第一层面205及第二层面210上方。
42.存储器阵列200的架构在一些情况中可被称为交叉点架构，其中存储器单元形成于字线与位线之间的拓扑交叉点处，如图2中所说明。相较于其它存储器架构，此交叉点架构可以较低生产成本提供相对较高密度数据存储。例如，所述交叉点架构相较于其它架构可具有面积缩小且因此存储器单元密度增加的存储器单元。例如，相较于具有6f2存储器单元面积的其它架构(例如具有三端子选择组件的架构)，所述架构可具有4f2存储器单元面积，其中f是最小特征大小。例如，dram可使用晶体管(其是三端子装置)作为用于每一存储器单元的选择组件且相较于交叉点架构可具有更大存储器单元面积。
43.虽然图2的实例展示两个存储器层面，但其它配置也可行。在一些实例中，自选择存储器单元的单个存储器层面(其可被称为二维存储器)可建构于衬底204上方。在一些实例中，存储器单元的三个或四个存储器层面可以类似于一个三维交叉点架构中的方式配置。
44.在一些实例中，存储器层面的一或多者可包含包括硫属化物材料的自选择存储器单元220。例如，自选择存储器单元220可包含硫属化物玻璃，举例来说，例如硒(se)、碲(te)、砷(as)、锑(sb)、碳(c)、锗(ge)及硅(si)的合金。在一些实例中，主要具有硒(se)、砷(as)及锗(ge)的硫属化物材料可被称为sag合金。在一些实例中，sag合金可包含硅(si)且此硫属化物材料可被称为sisag合金。在一些实例中，硫属化物玻璃可包含各自呈原子或分子形式的额外元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)。
45.在一些实例中，可通过施加第一电压而将包含硫属化物材料的自选择存储器单元220编程到逻辑状态。通过实例，当特定自选择存储器单元220经编程时，所述单元内的元素分离，从而引起离子迁移。取决于施加到存储器单元的电压的极性，离子可朝向特定电极迁移。例如，在自选择存储器单元220中，离子可朝向负电极迁移。接着可通过跨单元施加用以感测的电压而读取存储器单元。在读取操作期间所见的阈值电压可基于存储器单元中的离子分布及读取脉冲的极性。
46.举例来说，如果存储器单元具有给定离子分布，那么在所述读取操作期间检测的阈值电压针对具有第一极性的第一读取电压可不同于针对具有第二极性的第二读取电压。取决于存储器单元的极性，迁移离子的此浓度可表示逻辑“1”或逻辑“0”状态。离子迁移的此描述表示用于实现本文中所描述的结果的自选择存储器单元的机制的实例。机制的此实例不应被视为限制性。本公开还包含用于实现本文中所描述的结果的自选择存储器单元的机制的其它实例。
47.在一些情况中，作为自选择存储器单元220的存取操作的部分，可将第一电压施加到解码器的第一导电线。在施加第一电压后，第一导电线可与相关联于自选择存储器单元220的存取线(例如，字线110-a、字线110-b、或位线115-a)耦合。举例来说，第一导电线可基于沿第一方向在第一导电线与存取线之间延伸的解码器的掺杂材料而与存取线耦合。
48.在一些实例中，可基于将解码器的第一导电线与存取线耦合而将第一电压施加到自选择存储器单元220。解码器可包含沿远离衬底204的表面的第一方向在第一导电线与存储器单元的存储器阵列200的存取线之间延伸的一或多个掺杂材料。在一些情况中，解码器可与衬底204耦合。
49.图3说明如本文中公开的解码器300的俯视图的实例。解码器300可为参考图1描述的行解码器120或列解码器130的实例。解码器300可包含沿远离衬底(未展示)的表面的方向延伸的掺杂材料310。解码器300可为存储器阵列的末级解码器的实例。
50.解码器300可包含至少第一导电线305。在一些情况中，解码器300可包含多个第一导电线305。第一导电线305可经配置以载送施加到存储器单元阵列的存取线的电压(未展示)。举例来说，每一第一导电线305可从解码器300内的存取线接收信号。第一导电线305可沿第二方向延伸。
51.在一些情况中，解码器300可包含可在第一导电线305与存取线(未展示)之间延伸的掺杂材料310。举例来说，掺杂材料310可沿远离衬底的表面的方向(例如，第一方向)延伸。在一些情况中，方向可垂直或正交于由衬底的表面界定的平面。举例来说，第二方向可垂直于第一方向，第一导电线305沿所述第一方向延伸。掺杂材料310可经配置以选择性地将解码器300的第一导电线305与存取线耦合。在一些情况中，掺杂材料310可包括半导体材料，例如多晶硅。在一些情况中，多晶硅可在比其它材料更低的温度下进行沉积，借此增加解码器300的多晶硅材料与存储器阵列之间的兼容性。
52.解码器300还可包含触点315。触点315可在掺杂材料310与解码器300的其它导电线或存储器单元阵列的存取线之间延伸。在一些情况中，掺杂材料310可选择性地将解码器300的第一导电线305与触点315耦合。触点315还可在导电材料320与第二导电线(未展示)之间延伸。
53.在一些实例中，解码器300可包含至少一个导电材料320。导电材料320可与掺杂材
料310耦合。在一些情况中，导电材料320可经配置以载送用于导致掺杂材料310选择性地将第一导电线305与存储器阵列(例如，存储器单元阵列)的存取线耦合的第二电压(例如，与施加到存取线的电压不同的电压)。在所述情况中，一或多个导电材料320可从与存储器阵列相关联的存取线接收信号。在一些情况中，存取线可为字线的实例。每一导电材料320可接触到存储器阵列的存取线。
54.在一些情况中，解码器300可包含一或多个晶体管。举例来说，掺杂材料310及导电材料320可包括晶体管。晶体管可选择性地将第一导电线305与存储器阵列的存取线耦合。在所述情况中，导电材料320可为晶体管的栅极的实例且掺杂材料310可为晶体管的源极、晶体管的漏极或所述两者的实例。在一些情况中，导电材料320可接触掺杂材料310的氧化物。晶体管可为nmos型晶体管或pmos型晶体管的实例。在一些情况中，相较于作为存储器阵列的后端中的选择器的多晶硅晶体管，作为解码器的多晶硅晶体管可允许大的自由度。举例来说，存储器阵列的前端中的多晶硅晶体管可允许使用较高热预算进行掺杂剂活化，借此降低装置工程复杂性。在一些情况中，可将栅极氧化物定位在导电材料320与掺杂材料310之间。
55.在一些实例中，如果解码器300包含沿远离衬底的表面的方向延伸的掺杂材料310，那么可优化解码器300的大小及尺寸。举例来说，当实施垂直解码器时，两个导电材料320之间的距离325可减小。在一些实例中，导电材料320之间的距离325可为120nm。在一些情况中，当实施垂直解码器时，导电材料320的宽度330还可减小。举例来说，导电材料320的宽度330可为120nm。距离325及宽度330的组合距离335可为240nm。在所述情况中，当实施垂直解码器时，组合距离335可减小。
56.在一些情况中，当实施垂直解码器时，两条第一导电线305之间的距离340可增加。举例来说，第一导电线305之间的距离340可为120nm。在一些情况中，当实施垂直解码器时，第一导电线305的宽度345可减小。举例来说，第一导电线305的宽度345可为120nm。距离340及宽度345的组合距离350可为240nm。在所述情况中，当实施垂直解码器时，组合距离350可减小。举例来说，nmos晶体管的面积可为0.015um2。如下文进一步详细描述，可经由透视线355观察解码器300。
57.图4说明支持如本文中公开的垂直解码器的存储器阵列400的一部分的横截面视图的实例。存储器阵列400的部分可包含解码器402，解码器402可包含沿远离衬底425的表面435的方向延伸的掺杂材料410-a、410-b、410-c及/或410-d。解码器402可为如参考图3描述的解码器300的实例。掺杂材料410-a、410-b、410-c及410-d可为参考图3描述的掺杂材料310的实例。
58.存储器阵列400的部分可包含衬底425，其可为如参考图2描述的衬底204的实例。在一些实例中，解码器402可与衬底425耦合。衬底425可在解码器402上方或下方。在一些情况中，解码器402可经配置以将电压施加到存储器单元阵列的存取线(例如，字线或数字线)作为存取操作的部分。解码器402还可包含第一导电线405，其可为如参考图3描述的第一导电线305的实例。在一些情况中，第一导电线405可与掺杂材料410-a直接耦合。
59.在一些情况中，解码器402可包含掺杂材料410-a到410-d。掺杂材料410-a到410-d可为多晶硅材料。在一些实例中，掺杂材料410-a到410-d可沿远离衬底425的表面435的方向在第一导电线405与存储器单元阵列的存取线(例如，字线或数字线)之间延伸。举例来
说，掺杂材料410-a到410-d可从由衬底425的表面435界定的平面正交地延伸。
60.在一些实例中，掺杂材料410可包含第一掺杂区440及第二掺杂区445。举例来说，第一掺杂区440可与衬底425的表面435相距第一距离，且第二掺杂区445可与衬底425的表面435相距第二距离。在所述情况中，与衬底425的表面435相距的第一距离及第二距离可不同。在一些情况中，第一掺杂区440及第二掺杂区445可包含类似掺杂材料。在其它实例中，第一掺杂区440及第二掺杂区445可包含不同掺杂材料。举例来说，第一掺杂区440可包含多晶硅且第二掺杂区445可包含不同半导体材料。
61.解码器402可包含一或多个触点415，所述一或多个触点415包含触点415-a及415-b，其可为参考图3描述的触点315的实例。触点415-a可在掺杂材料410-a与存储器单元阵列的存取线之间延伸。在此类情况中，触点415-a可与掺杂材料410-a直接耦合。在一些情况中，掺杂材料410-a可选择性地将解码器402的第一导电线405与触点415-a耦合。
62.解码器402还可包含导电材料420，导电材料420可与掺杂材料410-a及410-b耦合且其可为如参考图3描述的导电材料320的实例。导电材料420可经配置以载送用于导致掺杂材料410-a选择性地将第一导电线405与存取线或触点415-a耦合的第二电压。在一些情况中，导电材料420可与掺杂材料410-a的表面直接耦合。举例来说，导电材料420可与掺杂材料410-a的表面耦合。导电材料420可接触掺杂材料410-a的氧化物。在一些实例中，导电材料420可沿平行于衬底425的表面的方向延伸。掺杂材料410-a可沿垂直于导电材料420的表面的方向延伸。
63.在一些情况中，解码器402可包含第二导电线430。第二导电线430可耦合到触点415-b。举例来说，触点415-b可在第二导电线430与导电材料420之间延伸。第二导电线430可载送用于导致掺杂材料410-a将解码器402的第一导电线405与存取线耦合的第二电压。在一些情况中，触点415-b可将第二电压从第二导电线430载送到导电材料420作为存取操作的部分。第二导电线430可沿平行于衬底425的表面的方向延伸。在所述情况中，掺杂材料410-a可沿垂直于第二导电线430的表面的方向延伸。在一些情况中，第一导电线405可为解码器402的全局字线或全局数字线的实例且第二导电线430可为解码器402的本地字线或本地数字线的实例。
64.图5说明支持如本文中公开的垂直解码器的存储器阵列500的实例。存储器阵列500可包含解码器502-a及502-b、衬底525、存储器单元阵列535、及存取线530-a(例如，第一组存取线)及530-b(例如，第二组存取线)。解码器502-a及502-b及衬底525可为如参考图2到4描述的解码器及衬底的实例。存储器阵列500可包含与衬底525耦合的存储器单元阵列535。在一些情况中，存取线530-a可包括字线或数字线。在一些实例中，存取线530-b可包括位线或数字线或字线。在其它实例中，存储器阵列500可为交叉点架构、柱架构、或平面架构的实例。存储器阵列500可为电气略图的实例。
65.解码器502-a及502-b可各自为如本文中描述的垂直解码器的实例。解码器502-a可为与衬底525及存储器单元阵列535耦合的第一解码器(例如，行解码器)的实例。在一些情况中，解码器502-a可包含多个nmos晶体管。在一些情况中，解码器502-a可包含导电线505-a(例如，第一导电线)、掺杂材料510-a、触点515-a、触点515-b、及导电材料520-a，其可为如参考图3及4描述的第一导电线、掺杂材料、触点及导电材料的实例。在一些实例中，解码器502-a可定位在存储器单元阵列535(未展示)上方、存储器单元阵列535下方或两者。
66.解码器502-a可将第一电压施加到存取线530-a的存取线(例如，第一存取线)作为存取操作的部分。导电线505-a可载送用于存取操作的第一电压。在一些情况中，导电线505-a可基于施加第一电压而耦合到存取线530-a的存取线。举例来说，触点515-a可载送来自另一导电线的信号以导致第一导电线505-a与存取线530-a耦合。触点515-b可将掺杂材料510-a与存取线530-a耦合。在一些情况中，可基于激活第一导电线505-a及导电材料520-a来选择存取线530-a。还可基于将导电线505-a耦合到存取线530-a的存取线将第一电压施加到存储器单元阵列535的存储器单元。在一些情况中，可基于施加第一电压而输出存储于存储器单元阵列535的存储器单元中的逻辑状态。在所述情况中，存取操作可为读取操作。在一些实例中，可基于施加第一电压将逻辑状态存储于存储器单元阵列535的存储器单元中。在所述情况中，存取操作可为写入操作。
67.掺杂材料510-a可沿垂直于衬底525的表面的方向在导电线505-a与存取线530-a(或触点515-b)中的一者之间延伸。即，掺杂材料510-a可沿垂直于导电材料520-a的表面的方向延伸。在一些情况中，可经由掺杂材料510-a选择性地耦合导电线505-a及存取线530-a。
68.在一些情况中，存储器阵列500可包含解码器502-b，其可为第二解码器(例如，列解码器)的实例。在一些情况中，解码器502-b可包含多个pmos晶体管。举例来说，解码器502-b可与衬底525及存储器单元阵列535耦合。在一些情况中，解码器502-b可包含导电线505-b(例如，第二导电线)、掺杂材料510-b、触点515-c、触点515-d、及导电材料520-b。在一些实例中，解码器502-b可定位于存储器单元阵列535上方、存储器单元阵列535下方(未展示)或两者。
69.在一些情况中，用以形成存储器阵列500的制造技术可包含不同遮蔽步骤以形成触点515-d的不同长度中的每一者(例如，掺杂材料510-b与存取线530-b之间的距离)。在一些实例中，接触方案可为交错配置的实例。举例来说，触点515-d的长度可随着触点515-d与存储器单元阵列535之间的距离增加而增加。在此类情况中，底部存取线530-b可比顶部存取线530-b延伸得更远。可经由额外导电层(未展示)来实施接触方案。在一些实例中，可实施沉积之后的单个遮蔽步骤以获取接触方案(例如，交错配置)。
70.在一些实例中，解码器502-b可将第二电压施加到存取线530-b的存取线(例如，第二存取线)作为存取操作的部分。导电线505-b可载送用于选择存储器单元阵列535的存储器单元的第二电压作为存取操作的部分。触点515-d可将掺杂材料510-b与存取线530-b耦合。在一些情况中，可基于激活导电线505-b及导电材料520-b来选择存取线530-b。在一些情况中，触点515-c可载送来自另一导电线的信号以导致第一导电线505-b与存取线530-b耦合。可基于经激活存取线530-a与530-b的相交点来选择包含于存储器单元阵列535中的存储器单元。举例来说，第一电压与第二电压的相交点可选择存储器单元。在所述情况中，施加到存储器单元阵列535的存储器单元的信号可具有正或负极性。
71.在一些情况中，掺杂材料510-b可沿垂直于衬底525的表面的方向在导电线505-b与存取线530-b(或触点515-d)中的一者之间延伸。可经由掺杂材料510-b来耦合导电线505-b及存取线530-b。
72.图6说明支持如本文中公开的垂直解码器的存储器阵列的实例。存储器阵列600可包含第一解码器602-a、第二解码器602-b、衬底625、存储器单元阵列635、及存取线630-a
(例如，第一组存取线)及630-b(例如，第二组存取线)。存储器阵列600可包含与衬底625耦合的存储器单元阵列635。在一些情况中，存取线630-a可包括字线或数字线。在一些实例中，存取线630-b可包括位线或字线。在其它实例中，存储器阵列600可为交叉点架构、柱架构、或平面架构的实例。存储器阵列600可为如参考图5描述的存储器阵列500的实例。
73.第一解码器602-a可为如本文中描述的垂直解码器的实例。第一解码器602-a可与衬底625及存储器单元阵列635耦合。在一些情况中，第一解码器602-a可包含多个nmos晶体管或多个pmos晶体管。在一些情况中，第一解码器602-a可包含导电线605-a(例如，第一导电线)、掺杂材料610-a、触点615-a、触点615-b、及导电材料620-a，其可为如参考图3到5描述的第一导电线、掺杂材料、触点及导电材料的实例。
74.第一解码器602-a可将第一电压施加到存取线630-a的存取线(例如，第一存取线)作为存取操作的部分。导电线605-a可载送用于存取操作的第一电压(例如，通过触点615-b)。掺杂材料610-a可沿垂直于衬底625的表面的方向在导电线605-a与存取线630-a中的一者之间延伸。可经由掺杂材料610-a耦合导电线605-a及存取线630-a。举例来说，触点615-a可载送来自另一导电线的信号以导致第一导电线605-a与存取线630-a耦合。
75.在一些情况中，存储器阵列600可包含第二解码器602-b，其可为平面解码器的实例。在一些情况中，第二解码器602-b可包含多个pmos晶体管或nmos晶体管。举例来说，第二解码器602-b可与衬底625及存储器单元阵列635耦合。在一些情况中，第二解码器602-b可包含导电线605-b(例如，第二导电线)、掺杂材料610-b、触点615-c、触点615-d、及导电材料620-b，其可为如参考图3到5描述的第一导电线、掺杂材料、触点及导电材料的实例。
76.在一些实例中，第二解码器602-b可将第二电压施加到存取线630-b的存取线(例如，第二存取线)作为存取操作的部分。导电线605-b可载送用于选择存储器单元阵列635的存储器单元的第二电压作为存取操作的部分。在一些情况中，掺杂材料610-b可平行于衬底625的表面延伸。掺杂材料610-b可包含多个掺杂区，所述掺杂区经配置以至少部分基于施加到导电材料620-b的一或多者的信号而将第一导电线605-b与存取线630-b耦合。触点615-c可将第一导电线605-b与掺杂材料610-b的第一掺杂区耦合且触点615-d可将存取线630-b与掺杂材料610-b的第二掺杂区耦合。
77.掺杂材料610-b可沿平行于衬底625的表面的方向延伸。在此类情况中，掺杂材料610-b可沿垂直于掺杂材料610-a的表面的方向延伸。可经由掺杂材料610-b耦合导电线605-b及存取线630-b。在一些情况中，存储器阵列600可包含包含沿垂直于衬底625的表面的方向延伸的掺杂材料610-a的第一解码器602-a及包含沿平行于衬底625的表面的方向延伸的掺杂材料610-b的第二解码器602-b。
78.图7a说明支持如本文中公开的垂直解码器的存储器装置配置700-a的实例。存储器装置配置700-a可包含解码器705-a、存储器单元阵列710-a、及衬底715-a，其可为如参考图3到6描述的解码器、存储器单元阵列、及衬底的实例。在一些情况中，存储器单元阵列710-a可定位在衬底715-a与解码器705-a之间。
79.图7b说明支持如本文中公开的垂直解码器的存储器装置配置700-b的实例。存储器装置配置700-b可包含解码器705-b、存储器单元阵列710-b、及衬底715-b，其可为如参考图3到6描述的解码器、存储器单元阵列、及衬底的实例。在一些情况中，解码器705-b可定位在存储器单元阵列710-b与衬底715-b之间。
80.图8展示支持如本文中公开的垂直解码器的装置805的框图800。在一些实例中，装置805可为存储器阵列的实例。装置805可为存储器控制器(例如，如参考图1描述的存储器控制器140)的部分的实例。装置805可包含选择组件810、耦合组件815、电压组件820、命令组件825、及逻辑状态组件830。这些组件中的每一者可彼此直接或间接地通信(例如，经由一或多个总线)。
81.选择组件810可将用于选择存储器单元的第一电压施加到解码器的第一导电线作为存储器单元的存取操作的部分。在一些实例中，选择组件810可至少部分基于第一电压与第二电压的相交点来选择存储器单元，其中作为存取操作的部分施加到存储器单元的信号具有正极性或负极性。
82.耦合组件815可至少部分基于施加第一电压且使用沿第一方向在第一导电线与存取线之间延伸的解码器的掺杂材料而将第一导电线与相关联于存储器单元的存取线耦合作为存取操作的部分。
83.电压组件820可至少部分基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元作为存取操作的部分。在一些实例中，电压组件820可将第二电压施加到解码器的第二导电线作为存取操作的部分，所述第二电压用于导致掺杂材料选择性地将解码器的第一导电线与相关联于存储器单元的存取线耦合，其中将第一电压施加到存储器单元至少部分基于将第二电压施加到第二导电线。
84.命令组件825可接收包括对存储器单元执行存取操作的指令的命令。在一些实例中，命令组件825可至少部分基于接收命令而识别存储器单元的地址，其中将第二电压施加到第二导电线至少部分基于识别地址。
85.逻辑状态组件830可至少部分基于将第一电压施加到存储器单元而输出存储于存储器单元中的逻辑状态。在所述情况中，存取操作是读取操作。在一些实例中，逻辑状态组件830可至少部分基于将第一电压施加到存储器单元而将逻辑状态存储于存储器单元中。在所述情况中，存取操作是写入操作。
86.图9展示说明支持如本文中公开的垂直解码器的方法900的流程图。可由如本文中描述的存储器控制器或其组件实施方法900的操作。举例来说，可由如参考图8描述的存储器阵列或如参考图1描述的存储器控制器140执行方法900的操作。在一些实例中，存储器控制器可执行指令集以控制存储器阵列的功能元件以执行下文描述的功能。额外地或替代地，存储器控制器可使用专用硬件来执行下文描述的功能的部分。
87.在905，作为存储器单元的存取操作的部分，存储器控制器可将用于选择存储器单元的第一电压施加到解码器的第一导电线。可根据本文中描述的方法来执行905的操作。在一些实例中，可由如参考图8描述的选择组件执行905的操作的部分。
88.在910，作为存取操作的部分，存储器控制器可至少部分基于施加第一电压且使用沿第一方向在第一导电线与存取线之间延伸的解码器的掺杂材料而将第一导电线与相关联于存储器单元的存取线耦合。可根据本文中描述的方法来执行910的操作。在一些实例中，可由如参考图8描述的耦合组件执行910的操作的部分。
89.在915，作为存取操作的部分，存储器控制器可至少部分基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元。可根据本文中描述的方法来执行915的操作。在一些实例中，可由如参考图8描述的电压组件执行915的操作的部分。
90.图10展示说明支持如本文中公开的垂直解码器的方法1000的流程图。可由如本文中描述的存储器控制器或其组件实施方法1000的操作。举例来说，可由如参考图8描述的存储器阵列或如参考图1描述的存储器控制器140执行方法1000的操作。在一些实例中，存储器控制器可执行指令集以控制存储器阵列的功能元件以执行下文描述的功能。额外地或替代地，存储器控制器可使用专用硬件来执行下文描述的功能的部分。
91.在1005，作为存储器单元的存取操作的部分，存储器控制器可将用于选择存储器单元的第一电压施加到解码器的第一导电线。可根据本文中描述的方法来执行1005的操作。在一些实例中，可由如参考图8描述的选择组件执行1005的操作的部分。
92.在1010，存储器控制器可至少部分基于施加第一电压且使用沿第一方向在第一导电线与存取线之间延伸的解码器的掺杂材料而将第一导电线与相关联于存储器单元的存取线耦合作为存取操作的部分。可根据本文中描述的方法来执行1010的操作。在一些实例中，可由如参考图8描述的耦合组件执行1010的操作的部分。
93.在1015，存储器控制器可至少部分基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元作为存取操作的部分。可根据本文中描述的方法来执行1015的操作。在一些实例中，可由如参考图8描述的电压组件执行1015的操作的部分。
94.在1020，存储器控制器可将第二电压施加到解码器的第二导电线作为存取操作的部分，所述第二电压用于导致掺杂材料选择性地将解码器的第一导电线与相关联于存储器单元的存取线耦合，其中将第一电压施加到存储器单元至少部分基于将第二电压施加到第二导电线。可根据本文中描述的方法来执行1020的操作。在一些实例中，可由如参考图8描述的电压组件执行1020的操作的部分。
95.在一些实例中，如本文中描述的设备可执行一或若干方法，例如方法1000。设备可包含用于将用于选择存储器单元的第一电压施加到解码器的第一导电线作为存储器单元的存取操作的部分的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)。设备可包含用于至少部分基于施加第一电压且使用沿第一方向在第一导电线与存取线之间延伸的解码器的掺杂材料而将第一导电线与相关联于存储器单元的存取线耦合作为存取操作的部分的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)，包含用于至少部分基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元作为存取操作的部分的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)。
96.本文中描述的方法1000及设备的一些实例可进一步包含用于将第二电压施加到解码器的第二导电线作为存取操作的部分的操作、特征、构件或指令，所述第二电压用于导致掺杂材料选择性地将解码器的第一导电线与相关联于存储器单元的存取线耦合，其中将第一电压施加到存储器单元至少部分基于将第二电压施加到第二导电线。本文中描述的方法1000及设备的一些实例可进一步包含用于至少部分基于第一电压与第二电压的相交点而选择存储器单元的操作、特征、构件或指令，其中作为存取操作的部分施加到存储器单元的信号具有正极性或负极性。
97.本文中描述的方法1000及设备的一些实例可进一步包含用于接收包括对存储器单元执行存取操作的指令的命令的操作、特征、构件或指令。本文中描述的方法1000及设备的一些实例可进一步包含用于至少部分基于接收命令而识别存储器单元的地址的操作、特
征、构件或指令，其中将第二电压施加到第二导电线至少部分基于识别地址。本文中描述的方法1000及设备的一些实例可进一步包含用于至少部分基于将第一电压施加到存储器单元而输出存储于存储器单元中的逻辑状态的操作、特征、构件或指令。本文中描述的方法1000及设备的一些实例可进一步包含用于至少部分基于将第一电压施加到存储器单元而将逻辑状态存储于存储器单元中的操作、特征、构件或指令。
98.应注意，上文描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式经修改且其它实施方案是可能的。此外，可组合来自两个或更多个方法的部分。
99.在一些实例中，设备或装置可执行本文中描述的功能的方面。所述装置可包含：衬底；存储器单元阵列，其与所述衬底耦合；及解码器，其与所述衬底耦合且经配置以将电压施加到所述存储器单元阵列的存取线作为存取操作的部分。在一些实例中，解码器可包含：第一导电线，其经配置以载送施加到存储器单元阵列的存取线的电压；及掺杂材料，其沿远离衬底的表面的第一方向在所述第一导电线与所述存储器单元阵列的所述存取线之间延伸，所述掺杂材料经配置以选择性地将所述解码器的所述第一导电线与所述存储器单元阵列的所述存取线耦合。
100.在一些实例中，所述装置可包含在掺杂材料与存储器单元阵列的存取线之间延伸的触点，其中所述掺杂材料选择性地将解码器的第一导电线与所述触点耦合。在一些实例中，掺杂材料与第一导电线直接耦合。
101.在一些实例中，解码器可包含导电材料，所述导电材料与掺杂材料耦合且经配置以载送用于导致掺杂材料选择性地将解码器的第一导电线与存储器单元阵列的存取线耦合的第二电压。在一些实例中，导电材料与掺杂材料的表面直接耦合。在一些实例中，导电材料沿平行于衬底的表面的第二方向延伸。
102.在一些实例中，解码器可包含第二导电线，所述第二导电线经配置以载送用于导致掺杂材料选择性地将解码器的第一导电线与存储器单元阵列的存取线耦合的第二电压。在一些实例中，解码器可包含在第二导电线与导电材料之间延伸的触点，所述触点经配置以将第二电压从第二导电线载送到导电材料作为存取操作的部分。
103.在一些实例中，掺杂材料及导电材料包括晶体管，所述晶体管经配置以选择性地耦合解码器的第一导电线及存储器单元阵列的存取线。在一些实例中，掺杂材料从由衬底的表面界定的平面正交地延伸。在一些实例中，掺杂材料具有第一掺杂区及第二掺杂区，其中所述第一掺杂区与衬底的表面相距第一距离且所述第二掺杂区与衬底的表面相距不同于所述第一距离的第二距离。在一些实例中，掺杂材料是多晶硅。在一些实例中，存储器单元阵列包括自选择存储器单元。
104.在一些实例中，设备或装置可执行本文中描述的功能的方面。所述装置可包含：衬底；及解码器，其与所述衬底耦合且经配置以选择存储器单元作为存取操作的部分。在一些实例中，解码器可包含：第一导电线，其经配置以载送用于选择存储器单元的电压作为存取操作的部分；及掺杂材料，其在所述第一导电线与将所述解码器与所述存储器单元耦合的触点之间延伸且经配置以选择性地将所述第一导电线与所述触点耦合作为所述存取操作的部分。
105.在一些实例中，第一导电线与掺杂材料直接耦合。在一些实例中，解码器可包含一导电材料，所述导电材料与掺杂材料耦合且经配置以载送用于导致掺杂材料选择性地将解
码器的第一导电线与存储器单元耦合的第二电压。在一些实例中，导电材料平行于由衬底的表面界定的平面延伸。
106.在一些实例中，解码器可包含第二导电线，所述第二导电线经配置以载送用于导致掺杂材料选择性地将解码器的第一导电线与存储器单元的存取线耦合的第二电压。在一些实例中，掺杂材料是多晶硅且从由衬底的表面界定的平面正交地延伸。
107.在一些实例中，设备或装置可执行本文中描述的功能的方面。所述装置可包含：衬底；存储器单元阵列，其与所述衬底耦合且包括第一组存取线及第二组存取线；第一解码器，其与所述衬底及所述存储器单元阵列耦合，所述第一解码器经配置以将第一电压施加到所述第一组的第一存取线作为存取操作的部分；及第二解码器，其与所述衬底及所述存储器单元阵列耦合，所述第二解码器经配置以将第二电压施加到所述第二组的第二存取线作为所述存取操作的部分。在一些实例中，第一解码器可包含：第一导电线，其经配置以载送用于第一存取线的第一电压作为存取操作的部分；及掺杂材料，其沿垂直于衬底的表面的第一方向在第一导电线与第一组存取线中的一者之间延伸，所述掺杂材料经配置以选择性地将第一导电线与第一存取线耦合作为存取操作的部分。
108.在一些实例中，第二解码器可包含：第二导电线，其经配置以载送用于选择存储器单元阵列的存储器单元的第二电压作为存取操作的部分；及第二掺杂材料，其沿垂直于衬底的表面的第一方向在第二导电线与存储器单元阵列的第二组存取线中的一者之间延伸，所述第二掺杂材料经配置以选择性地将第二导电线与存储器单元阵列的第二存取线耦合作为存取操作的部分。
109.在一些实例中，第二解码器可包含：第二导电线，其经配置以载送用于选择存储器单元阵列的存储器单元的第二电压作为存取操作的部分；及第二掺杂材料，其沿平行于衬底的表面的第二方向延伸，所述第二掺杂材料经配置以选择性地将第二导电线与存储器单元阵列的第二存取线耦合作为存取操作的部分。
110.在一些实例中，第一解码器经定位在衬底与存储器单元阵列之间。在一些实例中，存储器单元阵列经定位在衬底与第一解码器之间。在一些实例中，第一解码器包括多个nmos晶体管且第二解码器包括多个pmos晶体管。在一些实例中，第一组存取线包括字线。在一些实例中，存储器单元阵列包括交叉点架构、柱架构、或平面架构。
111.在一些实例中，设备或装置可执行本文中描述的功能的方面。所述装置可包含解码器，所述解码器经配置以施加电压作为存储器单元的存取操作的部分。解码器可包含：第一导电线，其经配置以载送用于选择存储器单元的电压作为存取操作的部分；掺杂材料，其与所述第一导电线及触点耦合，所述掺杂材料经配置以选择性地将所述第一导电线与所述触点耦合；及控制器。在一些实例中，控制器可操作以进行以下动作作为存储器单元的存取操作的部分：通过将第一电压施加到解码器的第一导电线而选择存储器单元；至少部分基于选择存储器单元而将解码器的第一导电线与相关联于存储器单元的存取线耦合；及至少部分基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元。
112.在一些实例中，控制器可操作以将第二电压施加到解码器的第二导电线作为存取操作的部分，所述第二电压用于导致掺杂材料选择性地将解码器的第一导电线与相关联于存储器单元的存取线耦合，其中将第一电压施加到存储器单元至少部分基于将第二电压施加到第二导电线。
113.可使用各种不同科技及技术的任一者来表示本文中描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度。
114.术语“电子连通”、“导电接触”、“连接”及“耦合”可指代组件之间的关系，所述关系支持组件之间的信号流。如果组件之间存在可随时支持组件之间的信号流的任何导电路径，那么组件被认为彼此电子连通(或导电接触或连接或耦合)。在任何给定时间，基于包含连接组件的装置的操作，彼此电子连通(或导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。连接组件之间的导电路径可为组件之间的直接导电路径或连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，可(举例来说)使用例如开关或晶体管的一或多个中间组件将连接组件之间的信号流中断一段时间。
115.术语“耦合”指代从当前无法经由导电路径在组件之间传递信号的组件之间的开路关系移动到可经由导电路径在组件之间传递信号的组件之间的闭路关系的条件。当组件(例如控制器)将其它组件耦合在一起时，组件启动允许信号经由先前不允许信号流动的导电路径在其它组件之间流动的变化。
116.如本文中使用，术语“基本上”意味着经修改特性(例如，通过术语基本上修改的动词或形容词)无需为绝对的，但足够接近以实现特性的优势。
117.如本文中使用，术语“电极”可指代电导体，且在一些情况中，可用作与存储器单元或存储器阵列的其它组件的电触点。电极可包含在存储器阵列102的元件或组件之间提供导电路径的迹线、金属线、导电线、导电层、或类似者。
118.本文中论述的装置(包含存储器阵列)可形成在半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(soi)衬底(例如玻璃上硅(sog)或蓝宝石上硅(sop))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电率。可通过离子植入或通过任何其它掺杂手段在衬底的初始形成或生长期间执行掺杂。
119.本文中陈述的描述以及随附图式描述实例配置且不表示可实施或在权利要求书的范围内的全部实例。本文中使用的术语“实例”意味着“充当实例、例子或说明”且非“优选”或“优于其它实例”。实施方式出于提供对所描述技术的理解的目的而包含具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免混淆所描述实例的概念。
120.在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记后加破折号及区分类似组件的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述可适用于具有相同第一参考标记的类似组件的任一者，而无关于第二参考标记。
121.可使用各种不同科技及技术的任一者来表示本文中描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上
文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
122.可运用经设计以执行本文中描述的功能的通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、场可编程门阵列(fpga)或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的公开内容描述的各种说明性方块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，dsp及微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此配置)。
123.可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及随附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施上文描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中使用，包含在权利要求书中，如物项清单(举例来说，以例如“至少一者”或“一或多者”的词组开始的物项清单)中使用的“或”指示包含清单，使得(举例来说)a、b或c中的至少一者的清单意味着a或b或c或ab或ac或bc或abc(即，a及b及c)。此外，如本文中使用，词组“基于”不应被解释为对条件闭集的参考。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件a”的实例步骤可基于条件a及条件b两者。换句话来说，如本文中使用，词组“基于”应以与词组“至少部分基于”相同的方式进行解释。
124.计算机可读媒体包含非暂时性计算机存储媒体及包含促成计算机程序从一个位置传输到另一位置的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例而非限制，非暂时性计算机可读媒体可包括ram、rom、电可擦除可编程只读存储器(eeprom)、光盘(cd)rom或其它光盘存储器、磁盘存储器或其它磁性存储装置，或可用来以指令或数据结构的形式载送或存储所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接被适宜地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤缆线、双绞线、数字用户线(dsl)或例如红外线、无线电及微波的无线科技来从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤缆线、双绞线、数字用户线(dsl)或例如红外线、无线电及微波的无线科技包含在媒体的定义中。如本文中所使用，磁盘及光盘包含cd、激光光盘、光盘、数字多功能光盘(dvd)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘运用激光光学地重现数据。上文的组合也包含在计算机可读媒体的范围内。
125.提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将容易明白本公开的各种修改，且本文中定义的通用原理可应用于其它变化而不脱离本公开的范围。因此，本公开不限于本文中描述的实例及设计而应符合与本文中公开的原理及新颖特征一致的最宽范围。

技术特征：

1.一种存储器装置，其包括：存储器单元阵列；及解码器，其与所述存储器单元阵列耦合，所述解码器包括：第一导电线；及掺杂材料，其沿第一方向在所述第一导电线与所述存储器单元阵列的存取线之间延伸。2.根据权利要求1所述的存储器装置，其中所述解码器经配置以作为存取操作的一部分而将电压施加到所述存储器单元阵列的所述存取线。3.根据权利要求2所述的存储器装置，其中所述第一导电线经配置以载送施加到所述存储器单元阵列的所述存取线的所述电压。4.根据权利要求1所述的存储器装置，其中所述掺杂材料经配置以选择性地将所述解码器的所述第一导电线与所述存储器单元阵列的所述存取线耦合。5.根据权利要求1所述的存储器装置，其进一步包括：衬底，其中所述解码器与所述衬底耦合，且其中所述掺杂材料沿远离所述衬底的表面的所述第一方向延伸。6.根据权利要求1所述的存储器装置，其中所述第一导电线与所述掺杂材料的氧化物直接耦合。7.根据权利要求1所述的存储器装置，其中所述掺杂材料具有第一掺杂区及第二掺杂区，其中所述第一掺杂区与衬底的表面相距第一距离且所述第二掺杂区与所述衬底的所述表面相距第二距离。8.根据权利要求7所述的存储器装置，其中所述第一掺杂区包括第一掺杂材料且所述第二掺杂区包括与所述第一掺杂材料相同的第二掺杂材料。9.根据权利要求1所述的存储器装置，其中所述存储器单元阵列的每一存储器单元包括硫属化物材料。10.一种存储器装置，其包括：第一解码器，其与衬底耦合且经配置以作为存取操作的一部分而选择存储器单元，所述第一解码器包括：第一导电线；及第一掺杂材料，其在所述第一导电线与第一触点之间延伸，所述第一触点将所述第一解码器与所述存储器单元耦合。11.根据权利要求10所述的存储器装置，其中所述第一导电线经配置以作为所述存取操作的一部分而载送用于选择所述存储器单元的第一电压。12.根据权利要求10所述的存储器装置，其中所述第一掺杂材料经配置以作为所述存取操作的一部分而选择性地将所述第一导电线与所述第一触点耦合。13.根据权利要求10所述的存储器装置，其中所述第一掺杂材料从由所述衬底的表面界定的平面正交地延伸。14.根据权利要求10所述的存储器装置，其进一步包括：第二解码器，其与所述衬底耦合，所述第二解码器包括：第二导电线；及
第二掺杂材料，其在所述第二导电线与第二触点之间延伸，其中所述第二触点的长度不同于所述第一触点的长度。15.根据权利要求14所述的存储器装置，其进一步包括：第三解码器，其与所述衬底耦合，所述第三解码器包括：第三导电线；及第三掺杂材料，其在所述第三导电线与第三触点之间延伸，其中所述第三触点的长度不同于所述第二触点的所述长度。16.根据权利要求10所述的存储器装置，其进一步包括：第二掺杂材料，其在第二导电线与第二触点之间延伸；及第三掺杂材料，其在第三导电线与第三触点之间延伸，其中所述第一触点，所述第二触点及所述第三出点经配置为交错配置。17.根据权利要求10所述的存储器装置，其中所述存储器单元包括硫属化物材料。18.一种存储器装置，其包括：存储器单元阵列；及第一解码器，其与衬底及所述存储器单元阵列耦合，所述第一解码器包括：第一导电线；及掺杂材料，其沿垂直于所述衬底的表面的第一方向在所述第一导电线与第一组存取线中的一者之间延伸；及第二解码器，其与所述衬底耦合且与所述存储器单元阵列耦合。19.根据权利要求18所述的存储器装置，其中所述第一解码器经配置以作为存取操作的一部分而将第一电压施加到所述第一组存取线的第一存取线。20.根据权利要求19所述的存储器装置，其中所述第一导电线经配置以作为所述存取操作的一部分而载送用于所述第一存取线的所述第一电压。21.根据权利要求19所述的存储器装置，其中所述掺杂材料经配置以作为存取操作的一部分而选择性地将所述第一导电线与所述第一存取线耦合。22.根据权利要求18所述的存储器装置，其中所述第二解码器经配置以作为存取操作的一部分而将第二电压施加到第二组存取线的第二存取线。23.根据权利要求18所述的存储器装置，其中所述存储器单元阵列定位在所述衬底与所述第一解码器及所述第二解码器之间。24.根据权利要求18所述的存储器装置，其中所述第一解码器及所述第二解码器定位在所述存储器单元阵列与所述衬底之间。25.根据权利要求18所述的存储器装置，其中所述存储器单元阵列的每一存储器单元包括硫属化物材料。

技术总结

本申请实施例涉及垂直解码器以及相关存储器装置和方法。存储器装置可包含衬底、与所述衬底耦合的存储器单元阵列及与所述衬底耦合的解码器。所述解码器可经配置以作为存取操作的部分将电压施加到所述存储器单元阵列的存取线。所述解码器可包含经配置以载送施加到所述存储器单元阵列的所述存取线的所述电压的第一导电线。在一些情况中，所述解码器可包含沿第一方向(例如，远离所述衬底的表面)在所述第一导电线与所述存储器单元阵列的所述存取线之间延伸的掺杂材料，且所述掺杂材料可经配置以选择性地将所述解码器的所述第一导电线与所述存储器单元阵列的所述存取线耦合。线与所述存储器单元阵列的所述存取线耦合。线与所述存储器单元阵列的所述存取线耦合。