存储器及存储器的操作方法与流程

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1.本公开涉及半导体技术领域，特别涉及一种存储器及存储器的操作方法。

背景技术：

2.动态随机存储器(dynamic random access memory，dram)包括阵列排布的存储单元，每个存储单元包括一个晶体管和一个电容器。动态随机存储器广泛用于诸如移动设备、计算机等电子设备中，随着制造工艺技术的发展，动态随机存储器的容量逐渐增加。但是在存储器的操作过程中，存在读取错误的问题。因此，如何提高存储器的读取精度成为目前亟需解决的问题。

技术实现要素：

3.根据本公开实施例的第一方面，提供一种存储器，包括：
4.存储单元阵列；
5.第一列解码器，耦接所述存储单元阵列，被配置为对所述存储单元阵列执行写操作；
6.第二列解码器，耦接所述存储单元阵列，被配置为对所述存储单元阵列执行读操作；
7.读出放大器，与所述第二列解码器位于所述存储单元阵列相对的两侧，耦接所述存储单元阵列，被配置为接收所述存储单元阵列基于所述读操作输出的读出数据信息；
8.其中，所述读出放大器、所述第一列解码器、所述存储单元阵列以及所述第二列解码器在第一方向上排布，且所述第一列解码器与所述第二列解码器位于所述存储单元阵列相对的两侧。
9.在一些实施例中，所述存储器还包括：
10.命令解码器，耦接所述第一列解码器，被配置为根据接收的写操作命令控制所述第一列解码器执行所述写操作；
11.所述命令解码器，耦接所述第二列解码器，还被配置为根据接收的读操作命令控制所述第二列解码器执行所述读操作。
12.在一些实施例中，所述存储器还包括：第一列选择线和第二列选择线；
13.所述第一列选择线，耦接所述第一列解码器和所述存储单元阵列，用于在所述第一方向上向所述存储单元阵列传输第一列选择信号；其中，所述第一列选择信号用于选择所述存储单元阵列中的存储单元列进行所述写操作；
14.所述第二列选择线，耦接所述第二列解码器和所述存储单元阵列，用于在与所述第一方向相反的第二方向上向所述存储单元阵列传输第二列选择信号；其中，所述第二列选择信号用于选择所述存储单元阵列中的存储单元列进行所述读操作。
15.在一些实施例中，所述存储单元阵列包括位于同一列的第一目标存储单元和第二目标存储单元，所述第一目标存储单元相对于所述第二目标存储单元更靠近所述第二列解
码器；
16.所述第二列解码器，被配置为发送第二列选择信号，以选择所述第一目标存储单元和所述第二目标存储单元执行读操作；
17.所述第一目标存储单元，被配置为在第一读周期内，根据所述第二列选择信号输出第一读取数据至所述读出放大器；
18.所述读出放大器，还被配置为自所述第二列解码器发出所述第二列选择信号起，间隔第一读取时间接收到所述第一读取数据；
19.所述第二目标存储单元，被配置为在第二读周期内，根据所述第二列选择信号输出第二读取数据至所述读出放大器；
20.所述读出放大器，还被配置为自所述第二列解码器发出所述第二列选择信号起，间隔第二读取时间接收到所述第二读取数据；
21.其中，所述第一读取时间与所述第二读取时间相同。
22.在一些实施例中，所述存储器还包括：
23.写驱动器，与所述第一列解码器位于所述存储单元阵列相同的一侧，被配置为根据接收的写操作命令，将待写入的数据信号发送至所述存储单元阵列。
24.在一些实施例中，所述存储器还包括：
25.行解码器，耦接所述存储单元阵列，所述行解码器与所述存储单元阵列沿第三方向排布，所述第三方向与所述第一方向垂直；其中，
26.所述行解码器，被配置为发送行选择信号至所述存储单元阵列，以选择所述存储单元阵列中执行所述写操作或所述读操作的存储单元行。
27.在一些实施例中，所述存储器包括动态随机存取存储器。
28.根据本公开实施例的第二方面，提供一种存储器的操作方法，所述存储器包括存储单元阵列、第一列解码器、第二列解码器以及读出放大器，所述读出放大器、所述第一列解码器、所述存储单元阵列以及所述第二列解码器在第一方向上排布，且所述第一列解码器与所述第二列解码器位于所述存储单元阵列相对的两侧；
29.所述操作方法包括：
30.当进行写操作时，通过所述第一列解码器对所述存储单元阵列执行写操作；
31.当进行读操作时，通过所述第二列解码器对所述存储单元阵列执行读操作；
32.所述读出放大器接收所述存储单元阵列基于所述读操作输出的读出数据信息；其中，所述读出放大器与所述第二列解码器位于所述存储单元阵列相对的两侧。
33.在一些实施例中，所述存储器还包括命令解码器，所述操作方法还包括：
34.当进行写操作时，所述命令解码器根据接收的写操作命令控制所述第一列解码器执行所述写操作；
35.当进行读操作时，所述命令解码器根据接收的读操作命令控制所述第二列解码器执行所述读操作。
36.在一些实施例中，所述存储器还包括第一列选择线，所述第一列选择线耦接所述第一列解码器和所述存储单元阵列；
37.所述通过所述第一列解码器对所述存储单元阵列执行写操作，包括：
38.所述第一列解码器在所述第一方向上通过所述第一列选择线发送第一列选择信
号，以选择所述存储单元阵列中的存储单元列进行写操作。
39.在一些实施例中，所述存储器还包括第二列选择线，所述第二列选择线耦接所述第二列解码器和所述存储单元阵列；
40.所述通过所述第二列解码器对所述存储单元阵列执行读操作，包括：
41.所述第二列解码器在与所述第一方向相反的第二方向上，通过所述第二列选择线发送第二列选择信号，以选择所述存储单元阵列中的存储单元列进行读操作。
42.在一些实施例中，所述存储单元阵列包括位于同一列的第一目标存储单元和第二目标存储单元，所述第一目标存储单元相对于所述第二目标存储单元更靠近所述第二列解码器；
43.所述第二列解码器对所述存储单元阵列执行读操作，包括：
44.所述第二列解码器发送第二列选择信号，以选择所述第一目标存储单元和所述第二目标存储单元执行读操作；
45.在第一读周期内，所述第一目标存储单元根据所述第二列选择信号输出第一读取数据至所述读出放大器；
46.所述读出放大器自所述第二列解码器发出所述第二列选择信号起，间隔第一读取时间接收到所述第一读取数据；
47.在第二读周期内，所述第二目标存储单元根据所述第二列选择信号输出第二读取数据至所述读出放大器；
48.所述读出放大器自所述第二列解码器发出所述第二列选择信号起，间隔第二读取时间接收到所述第二读取数据；
49.其中，所述第一读取时间与所述第二读取时间相同。
50.在一些实施例中，所述存储器还包括写驱动器，与所述第一列解码器位于所述存储单元阵列相同的一侧；
51.所述操作方法还包括：
52.所述写驱动器根据接收的写操作命令，将待写入的数据信号发送至所述存储单元阵列。
53.在一些实施例中，所述存储器还包括行解码器，所述行解码器与所述存储单元阵列沿第三方向排布，所述第三方向与所述第一方向垂直；
54.所述操作方法还包括：
55.所述行解码器发送行选择信号至所述存储单元阵列，以选择所述存储单元阵列中的存储单元行进行所述写操作或者所述读操作。
56.本公开实施例提供的存储器中，第一列解码器耦接存储单元阵列，对存储单元阵列执行写操作；第二列解码器耦接存储单元阵列，对存储单元阵列执行读操作；读出放大器，与执行读操作的第二列解码器位于存储单元阵列相对的两侧。由于读出放大器与第二列解码器位于存储单元阵列相对的两侧，因此，在通过第二列解码器分别读取不同位置的存储单元的数据信息并传输至读出放大器时，具有接近甚至相同的耗时，可以增大后续电路接收数据信息的时间裕量，从而减少读出错误，提高存储器性能。
附图说明
57.图1为根据一示例性实施例示出的一种存储器结构示意图；
58.图2为根据图1示出的一种存储器的写操作示意图；
59.图3为根据图1示出的一种存储器的读操作示意图；
60.图4为根据图1示出的一种存储器的另一读操作示意图；
61.图5为根据本公开实施例示出的一种存储器的读操作示意图；
62.图6为根据本公开实施例示出的一种存储器的另一读操作示意图；
63.图7为根据本公开实施例示出的一种存储器的读操作时序示意图；
64.图8为根据本公开实施例示出的一种存储器的操作方法流程示意图。
具体实施方式
65.以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
66.在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
67.在本公开实施例中，术语“a与b接触”包含a与b直接接触的情形，或者a、b两者之间还间插有其它部件而a间接地与b接触的情形。
68.在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
69.可以理解的是，本公开中的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。
70.图1为根据一示例性实施例示出的一种存储器结构示意图。如图1所示，存储器10包括存储单元阵列11，耦接存储单元阵列11的列解码器12、行解码器13、读出放大器14以及写驱动器15；其中，读出放大器14、写驱动器15、列解码器12以及存储单元阵列11沿正x轴方向依次排布，行解码器13和存储单元阵列11沿y方向依次排布。
71.参考图2，图2为根据图1示出的一种存储器的写操作示意图。写驱动器15根据接收的写操作命令，将待写入的数据信号发送至存储单元阵列11，列解码器12沿正x轴方向上向存储单元阵列11传输列选择信号，以选择存储单元阵列11中执行写操作的存储单元列。如图2所示，在对存储单元阵列11执行写操作时，由于列解码器12和写驱动器15均沿同一方向(如图2中正x轴方向)向存储单元阵列11传输列选择信号和待写入的数据信号，如此，对存储单元阵列11相对远离列解码器12和写驱动器15的存储单元(如图2所示a处)执行写操作，如图2所示的存储单元a的列选择信号和待写入的数据信号的时序可以基本保持一致性。同理，对存储单元阵列11相对远离列解码器12和写驱动器15的存储单元(如图2所示b处)执行写操作，如图2所示的存储单元b的列选择信号和待写入的数据信号的时序可以基本保持一致性。
72.参考图3，图3为根据图1示出的一种存储器的读操作示意图。如图3所示，在对存储
单元阵列11执行读操作时，例如对存储单元阵列11相对远离列解码器12和写驱动器15的存储单元(如图3所示a处)执行读操作。具体地，图3中带有箭头指向的信号线示出了列解码器12沿正x轴方向向存储单元a传输列选择信号，存储单元a根据列选择信号沿与正x轴方向相反的方向输出读取数据至读出放大器14的过程。
73.参考图4，图4为根据图1示出的一种存储器的另一读操作示意图。如图4所示，在对存储单元阵列11执行读操作时，例如对存储单元阵列11相对接近列解码器12和写驱动器15的存储单元(如图4所示b处)执行读操作。具体地，图4中带有箭头指向的信号线示出了列解码器12沿正x轴方向向存储单元b传输列选择信号，存储单元b根据列选择信号沿与正x轴方向相反的方向输出读取数据至读出放大器14的过程。
74.参考图3和图4，在对存储单元阵列11执行读操作时，对于存储单元阵列11中与列解码器12和写驱动器15距离不同的存储单元a和存储单元b，输出读取数据至读出放大器14的过程存在耗时差异，例如，存储单元a耗时相较于存储单元b更长。不同位置的存储单元分别输出数据信息至读出放大器时，具有不同的耗时，如此会导致后续电路接收数据信息的时间裕量减小，从而造成读出错误。
75.有鉴于此，本公开实施例提供另一种存储器。
76.参考图5，图5为根据本公开实施例示出的一种存储器示意图。如图5所示，存储器100，包括：
77.存储单元阵列101；
78.第一列解码器102，耦接存储单元阵列101，被配置为对存储单元阵列101执行写操作；
79.第二列解码器103，耦接存储单元阵列101，被配置为对存储单元阵列101执行读操作；
80.读出放大器104，与第二列解码器103位于存储单元阵列101相对的两侧，耦接存储单元阵列101，被配置为接收存储单元阵列101基于读操作输出的读出数据信息；
81.其中，读出放大器104、第一列解码器102、存储单元阵列101以及第二列解码器103在第一方向上排布，且第一列解码器102与第二列解码器103位于存储单元阵列101相对的两侧。
82.需要说明的是，存储器100包括存储单元阵列101、第一列解码器102、第二列解码器103以及读出放大器104，本实施例以图5和图6所示的读出放大器104、第一列解码器102、存储单元阵列101以及第二列解码器103在第一方向上依次排布设置为例进行说明。此外，读出放大器104、第一列解码器102、存储单元阵列101以及第二列解码器103的设置顺序可变，本实施例对此不加以限制。第一列解码器102、读出放大器104、存储单元阵列101以及第二列解码器103在第一方向上依次排布设置，或者沿其他方向排列，也可以实现本发明。
83.示例性地，存储器100可以包括第一列解码器102和第二列解码器103，第一列解码器102和第二列解码器103在两个方向(例如，在相反的方向)上驱动一个存储单元阵列101。如图5所示，第一列解码器102和第二列解码器103可以分别位于存储单元阵列101的两侧，第一列解码器102沿正x轴方向驱动存储单元阵列101，第二列解码器103沿与正x轴方向相反的方向上驱动存储单元阵列101。
84.在接收到写操作指令时，通过第一列解码器102对存储单元阵列101执行写操作。
如图5所示，在对存储单元阵列101执行写操作时，由于第一列解码器102和写驱动器107均沿同一方向(如图5中正x轴方向)向存储单元阵列101传输列选择信号和待写入的数据信号，如图5所示的写入过程中，列选择信号和待写入的数据信号的时序可以基本保持一致性，进而提高写操作的一致性。
85.示例性地，通过写操作指令解码得到的输入列地址传输至第一列解码器102。第一列解码器102可以对输入列地址进行解码，并且可以基于解码的结果生成第一列选择信号。第一列解码器102可以沿正x轴方向上发送第一列选择信号，从而选择与输入列地址对应的存储单元列执行写操作。
86.在一示例中，在接收到读操作指令时，通过第二列解码器103对存储单元阵列101执行读操作。如图5所示，对存储单元阵列101相对接近第二列解码器103的存储单元101a执行读操作。具体地，图5中带有箭头指向的信号线示出了第二列解码器103沿与正x轴方向相反的方向(负x轴方向)向存储单元101a传输第二列选择信号，存储单元101a根据第二列选择信号沿与正x轴方向相反的方向(负x轴方向)输出读取数据至读出放大器104。
87.在另一示例中，参考图6，图6为根据图5示出的一种存储器的另一读操作示意图。如图6所示，对存储单元阵列101相对远离第二列解码器103的存储单元101b执行读操作。具体地，图6中带有箭头指向的信号线示出了第二列解码器103沿与正x轴方向相反的方向(负x轴方向)向存储单元101b传输第二列选择信号，存储单元101b根据第二列选择信号沿与正x轴方向相反的方向(负x轴方向)输出读取数据至读出放大器104。
88.示例性地，通过读操作指令解码得到的输入列地址传输至第二列解码器103。第二列解码器103可以对输入列地址进行解码，并且可以基于解码的结果生成第二列选择信号。参考图5，第二列解码器103可以沿与正x轴方向相反的方向(负x轴方向)上发送第二列选择信号，从而选择与输入列地址对应的存储单元列，结合输入行地址对应的存储单元行确定的存储单元101a执行读操作。参考图6，第二列解码器103可以沿与正x轴方向相反的方向(负x轴方向)上发送第二列选择信号，从而选择与输入列地址对应的存储单元列，结合输入行地址对应的存储单元行确定的存储单元101b执行读操作。
89.参考图5和图6，在对存储单元阵列101执行读操作时，对于存储单元阵列101中与第二列解码器103距离不同的存储单元101a和存储单元101b，输出读取数据至读出放大器104的过程基本耗时相同。如此，在通过第二列解码器103分别读取不同位置的存储单元的数据信息并传输至读出放大器时，具有接近甚至相同的耗时，可以增大后续电路接收数据信息的时间裕量，从而提高数据信息的读出准确性。
90.本公开实施例提供的存储器中，第一列解码器102耦接存储单元阵列101，对存储单元阵列101执行写操作；第二列解码器103耦接存储单元阵列101，对存储单元阵列101执行读操作；读出放大器104，与执行读操作的第二列解码器103位于存储单元阵列101相对的两侧。由于读出放大器104与第二列解码器103位于存储单元阵列相对的两侧，因此，在通过第二列解码器103分别读取不同位置的存储单元的数据信息并传输至读出放大器104时，具有接近甚至相同的耗时，从而避免出现后续电路接收数据信息的时间裕量减小，从而造成读出错误的问题，进而提高存储器性能。
91.在一些实施例中，存储器还包括：
92.命令解码器，耦接所述第一列解码器102，被配置为根据接收的写操作命令控制第
一列解码器102执行写操作；
93.所述命令解码器，耦接所述第二列解码器103，还被配置为根据接收的读操作命令控制第二列解码器103执行读操作。
94.示例性地，命令(command，cmd)解码器(未示出)可以响应于从存储器100的外部接收的命令(cmd)和地址(add)来控制第一列解码器102、第二列解码器103和行解码器108。
95.在一示例中，命令解码器可以响应于写操作命令控制第一列解码器102，并且可以将输入列地址发送到第一列解码器102。因而，第一列解码器102可以被称为“写操作列解码器”。在另一示例中，命令解码器可以响应于读操作命令控制第二列解码器103，并且可以将输入列地址发送到第二列解码器103。因而，第二列解码器103可以被称为“读操作列解码器”。
96.在示例性实施例中，命令解码器还可以响应于激活命令、预充电命令、刷新命令等而控制行解码器108，并且可以将输入行地址发送到行解码器108。
97.本公开实施例提供的存储器中，在存储单元阵列101的一端添加一个额外的读操作列译码电路即第二列解码器103，通过命令解码器控制第一列解码器102执行写操作，控制第二列解码器103执行读操作。如图5和图6所示，在对存储单元阵列101执行读操作时，存储单元101a和存储单元101b分别输出数据信息至读出放大器104时，具有接近甚至相同的耗时，进而提高读操作的一致性。
98.在一些实施例中，存储器还包括：第一列选择线105和第二列选择线106；
99.第一列选择线105，耦接第一列解码器102和存储单元阵列101，用于在第一方向上向存储单元阵列101传输第一列选择信号；其中，第一列选择信号用于选择存储单元阵列101中执行写操作的存储单元列；
100.第二列选择线106，耦接第二列解码器103和存储单元阵列101，用于在与第一方向相反的第二方向上向存储单元阵列101传输第二列选择信号；其中，第二列选择信号用于选择存储单元阵列101中执行读操作的存储单元列。
101.示例性地，列选择信号可以由第一列解码器102和第二列解码器103生成。在一示例中，参考图5，第一列解码器102可以对输入列地址进行解码，并且可以基于解码的结果生成第一列选择信号。第一列解码器102可以通过第一列选择线105在第一方向(如图5所示正x轴方向)上发送第一列选择信号，从而选择与输入列地址对应的存储单元列。第一列解码器102可以沿正x轴方向驱动、选择或激活第一列选择线105。第一列选择线105中的每一个可以与至少一个位线连接。
102.在另一示例中，参考图6，第二列解码器103可以对输入列地址进行解码，并且可以基于解码的结果生成第二列选择信号。第二列解码器103可以通过第二列选择线106在第二方向(如图6所示负x轴方向)上发送第二列选择信号，从而选择与输入列地址对应的存储单元列。第二列解码器103可以沿负x轴方向驱动、选择或激活第二列选择线106。第二列选择线106中的每一个可以与至少一个位线连接。
103.在示例性实施例中，列选择信号可以由命令解码器生成。例如，命令解码器可以响应于写操作命令而生成第一列选择线信号，并将第一列选择信号发送至第一列解码器102。命令解码器还可以响应于读操作命令而生成第二列选择信号，并将第二列选择信号发送至第二列解码器103。
104.需要说明的是，参考图5和图6，第一列选择线105和第二列选择线106可以为同一列选择线，通过同一列选择线在读操作或写操作时分别传输列选择信号。
105.在一些实施例中，存储单元阵列101包括位于同一列的第一目标存储单元101a和第二目标存储单元101b，第一目标存储单元101a相对于第二目标存储单元101b更靠近第二列解码器103；
106.第二列解码器103，被配置为发送第二列选择信号，以选择第一目标存储单元101a和第二目标存储单元101b执行读操作；
107.第一目标存储单元101a，被配置为在第一读周期内，根据第二列选择信号输出第一读取数据至读出放大器104；
108.读出放大器104，还被配置为自第二列解码器103发出第二列选择信号起，间隔第一读取时间接收到第一读取数据；
109.第二目标存储单元101b，被配置为在第二读周期内，根据第二列选择信号输出第二读取数据至读出放大器104；
110.读出放大器104，还被配置为自第二列解码器103发出第二列选择信号起，间隔第二读取时间接收到第二读取数据；
111.其中，第一读取时间与第二读取时间相同。
112.参考图5和图6，存储单元阵列101包括位于同一列的第一目标存储单元101a和第二目标存储单元101b，第一目标存储单元101a相对于第二目标存储单元101b更靠近第二列解码器103。
113.参考图5和图7，第二列解码器103发送第二列选择信号ysel，经过时间t1后传输至第一目标存储单元101a。第一目标存储单元101a接收第二列选择信号(如图7中ysel_a)，并且经过时间t2后输出存储的第一读取数据gio_a，该第一读取数据gio_a经过时间t3后传输至读出放大器104，读出放大器104接收到第一读取数据(如图7中gio_sa_a)。
114.示例性地，参考图7，读出放大器104自第二列解码器103发出第二列选择信号起，间隔第一读取时间t1接收到第一读取数据。其中，第一读取时间t1＝t1+t2+t3。
115.参考图6和图7，第二列解码器103发送第二列选择信号ysel，经过时间t4后传输至第二目标存储单元101b。第二目标存储单元101b接收第二列选择信号(如图7中ysel_b)，并且经过时间t5后输出存储的第二读取数据gio_b，该第二读取数据gio_b经过时间t6后传输至读出放大器104，读出放大器104接收到第二读取数据(如图7中gio_sa_b)。
116.示例性地，参考图7，读出放大器104自第二列解码器103发出第二列选择信号起，间隔第二读取时间t2接收到第二读取数据。其中，第二读取时间t2＝t4+t5+t6。
117.参考图5至图7，在对存储单元阵列101执行读操作时，第一目标存储单元101a和第二目标存储单元101b分别输出读取数据至读出放大器104，第一读取时间t1与第二读取时间t2相同，在本公开实施例提供的存储器中，即使针对不同的存储单元进行读操作，读取时间均是相同的，从而可以避免出现后续电路接收数据信息的时间裕量减小，从而造成读出错误的问题，进而提高读操作的一致性，提升存储器性能。
118.在一些实施例中，存储器还包括：
119.写驱动器107，与第一列解码器102位于存储单元阵列101相同的一侧，被配置为根据接收的写操作命令，将待写入的数据信号发送至存储单元阵列101。
120.参考图5和图6，写驱动器107、第一列解码器102以及存储单元阵列101沿正x轴方向依次排布。需要说明的是，图5和图6提供了一种存储器内部排布方式。但是，这仅是示例，并且本公开不限于如图5和图6所示的排布方式。第一列解码器102、写驱动器107、读出放大器104、存储单元阵列101以及第二列解码器103在第一方向上依次排布设置，或者沿其他方向排列等排列方式也可以实现本发明。
121.在接收到写操作指令时，对存储单元阵列101执行写操作。写驱动器107可以通过数据输入线(gio)执行向存储单元写入数据的操作。如图5所示，在对存储单元阵列101执行写操作时，由于第一列解码器102和写驱动器107均沿同一方向(如图5中正x轴方向)向存储单元阵列101传输第一列选择信号和待写入的数据信号，如图5所示的写入过程中，第一列选择信号和待写入的数据信号的时序可以基本保持一致性，进而提高写操作的一致性。
122.示例性地，通过写操作指令解码得到的输入列地址传输至第一列解码器102。第一列解码器102可以对输入列地址进行解码，并且可以基于解码的结果生成第一列选择信号。第一列解码器102可以沿正x轴方向上发送第一列选择信号，从而选择与输入列地址对应的存储单元列执行写操作。
123.本公开实施例中，由于第一列解码器102和写驱动器107均沿同一方向(例如，图5中正x轴方向)向存储单元阵列101传输列选择信号和待写入的数据信号，在写入过程中，列选择信号和待写入的数据信号的时序可以基本保持一致性，从而减少写入错误，提升存储器性能。
124.在一些实施例中，存储器还包括：
125.行解码器108，耦接存储单元阵列101，行解码器108与存储单元阵列101沿第三方向排布，第三方向与所述第一方向垂直；其中，
126.行解码器108，被配置为发送行选择信号至存储单元阵列101，以选择存储单元阵列101中执行写操作或读操作的存储单元行。
127.示例性地，行解码器108可以解码输入行地址，并且可以基于解码的结果生成行选择信号。行解码器108可以通过字线在第三方向(如图5中负y轴方向)上发送行选择信号，并且可以选择与输入行地址对应的存储单元。
128.参考图5和图6，行解码器108和存储单元阵列101沿第三方向(如图5中负y轴方向)依次排布。需要说明的是，图5和图6提供了一种存储器内部排布方式。但是，这仅是示例，并且本公开行解码器108不限于如图5和图6所示的排布方式。
129.在一些实施例中，存储器包括动态随机存取存储器。
130.需要说明的是，存储器可以包括动态随机存取存储器。存储器还可以包括其他类型的存储器。例如，静态随机存取存储器(static random access memory，sram)、nand闪存、nor闪存、电阻随机存取存储器(resistive random access memory，rram)、铁电随机存取存储器(ferroelectric random access memory，fram)、相变随机存取存储器(phase change random access memory，pram)、晶闸管随机存取存储器(thyristor random access memory，tram)以及磁随机存取存储器(magnetic random access memory，mram)。本公开对此不加以限制。
131.如图8所示，图8为根据本公开实施例示出的一种存储器的操作方法流程示意图。存储器包括存储单元阵列、第一列解码器、第二列解码器以及读出放大器，读出放大器、第
一列解码器、存储单元阵列以及第二列解码器在第一方向上排布，且第一列解码器与第二列解码器位于存储单元阵列相对的两侧；
132.操作方法包括：
133.s10：当进行写操作时，通过第一列解码器对存储单元阵列执行写操作；
134.s20：当进行读操作时，通过第二列解码器对存储单元阵列执行读操作；
135.s30：读出放大器接收存储单元阵列基于读操作输出的读出数据信息；其中，读出放大器与第二列解码器位于存储单元阵列相对的两侧。
136.需要说明的是，存储器包括存储单元阵列、第一列解码器、第二列解码器以及读出放大器，本实施例以图5和图6所示的读出放大器、第一列解码器、存储单元阵列以及第二列解码器在第一方向上依次排布设置为例进行说明。此外，读出放大器、第一列解码器、存储单元阵列以及第二列解码器在第一方向上的设置顺序可变，本实施例对此不加以限制。第一列解码器102、读出放大器104、存储单元阵列101以及第二列解码器103在第一方向上依次排布设置，或者沿其他方向排列，也可以实现本发明。
137.执行步骤s10，在接收到写操作指令时，通过第一列解码器对存储单元阵列进行写操作。具体地，通过写操作指令解码得到的输入列地址传输至第一列解码器。第一列解码器可以对输入列地址进行解码，并且可以基于解码的结果生成第一列选择信号。第一列解码器可以沿正x轴方向上发送第一列选择信号，从而选择与输入列地址对应的存储单元列执行写操作。
138.示例性地，如图5所示，在对存储单元阵列101执行写操作时，由于第一列解码器102和写驱动器107均沿同一方向(如图5中正x轴方向)向存储单元阵列101传输列选择信号和待写入的数据信号，如图5所示的写入过程中，列选择信号和待写入的数据信号的时序可以基本保持一致性，进而提高写操作的一致性。
139.执行步骤s20，在接收到读操作指令时，通过第二列解码器对存储单元阵列101执行读操作。具体地，通过读操作指令解码得到的输入列地址传输至第二列解码器。第二列解码器可以对输入列地址进行解码，并且可以基于解码的结果生成第二列选择信号。根据第二列选择信号选择与输入列地址对应的存储单元列执行读操作。
140.在一示例中，参考图5，第二列解码器103可以沿与正x轴方向相反的方向(负x轴方向)上发送第二列选择信号，从而选择与输入列地址对应的存储单元列，结合输入行地址对应的存储单元行确定的存储单元101a执行读操作。如图5所示，图5中带有箭头指向的信号线示出了第二列解码器103沿与正x轴方向相反的方向(负x轴方向)向存储单元101a传输第二列选择信号，存储单元101a根据第二列选择信号沿与正x轴方向相反的方向(负x轴方向)输出读取数据至读出放大器104。
141.在另一示例中，参考图6，第二列解码器103可以沿与正x轴方向相反的方向(负x轴方向)上发送第二列选择信号，从而选择与输入列地址对应的存储单元列，结合输入行地址对应的存储单元行确定的存储单元101b执行读操作。如图6所示，图6中带有箭头指向的信号线示出了第二列解码器103沿与正x轴方向相反的方向(负x轴方向)向存储单元101b传输第二列选择信号，存储单元101b根据第二列选择信号沿与正x轴方向相反的方向(负x轴方向)输出读取数据至读出放大器104。
142.参考图5和图6，在对存储单元阵列101执行读操作时，对于存储单元阵列101中与
第二列解码器103距离不同的存储单元101a和存储单元101b，输出读取数据至读出放大器104的过程基本耗时相同。
143.本公开实施例提供的存储器中，当进行写操作时，通过第一列解码器对存储单元阵列执行写操作；当进行读操作时，通过第二列解码器对存储单元阵列执行读操作；读出放大器接收存储单元阵列基于读操作输出的读出数据信息；其中，读出放大器与第二列解码器位于存储单元阵列相对的两侧。由于读出放大器与第二列解码器位于存储单元阵列相对的两侧，因此，在通过第二列解码器分别读取不同位置的存储单元的数据信息并传输至读出放大器时，具有接近甚至相同的耗时，从而避免出现后续电路接收数据信息的时间裕量减小，从而造成读出错误的问题，进而提高存储器性能。
144.在一些实施例中，存储器还包括命令解码器，操作方法还包括：
145.当进行写操作时，所述命令解码器根据接收的写操作命令控制所述第一列解码器执行所述写操作；
146.当进行读操作时，所述命令解码器根据接收的读操作命令控制所述第二列解码器执行所述读操作。
147.示例性地，命令(command，cmd)解码器可以响应于从存储器100的外部接收的命令(cmd)和地址(add)来控制第一列解码器、第二列解码器和行解码器。
148.在一示例中，命令解码器可以响应于写操作命令控制第一列解码器，并且可以将输入列地址发送到第一列解码器。因而，第一列解码器102可以被称为“写操作列解码器”。
149.在另一示例中，命令解码器可以响应于读操作命令控制第二列解码器，并且可以将输入列地址发送到第二列解码器。因而，第二列解码器可以被称为“读操作列解码器”。
150.在示例性实施例中，命令解码器还可以响应于激活命令、预充电命令、刷新命令等而控制行解码器，并且可以将输入行地址发送到行解码器。
151.在一些实施例中，存储器还包括第一列选择线，第一列选择线耦接第一列解码器和存储单元阵列；
152.通过第一列解码器对存储单元阵列执行写操作，包括：
153.第一列解码器在第一方向上通过第一列选择线发送第一列选择信号，以选择存储单元阵列中的存储单元列进行写操作。
154.在一示例中，列选择信号可以由第一列解码器102和第二列解码器103生成。示例性地，参考图5，第一列解码器102可以对输入列地址进行解码，并且可以基于解码的结果生成第一列选择信号。第一列解码器102可以通过第一列选择线105在第一方向(如图5所示正x轴方向)上发送第一列选择信号，从而选择与输入列地址对应的存储单元列。第一列解码器102可以沿正x轴方向驱动、选择或激活第一列选择线105。第一列选择线105中的每一个可以与至少一个位线连接。
155.在另一示例中，列选择信号可以由命令解码器生成。例如，命令解码器可以响应于写操作命令而生成第一列选择线信号，并将第一列选择信号发送至第一列解码器。
156.在一些实施例中，存储器还包括第二列选择线，第二列选择线耦接第二列解码器和存储单元阵列；
157.通过第二列解码器对存储单元阵列执行读操作，包括：
158.第二列解码器在与第一方向相反的第二方向上，通过第二列选择线发送第二列选
择信号，以选择存储单元阵列中的存储单元列进行读操作。
159.在一示例中，列选择信号可以由第一列解码器102和第二列解码器103生成。示例性地，参考图6，第二列解码器103可以对输入列地址进行解码，并且可以基于解码的结果生成第二列选择信号。第二列解码器103可以通过第二列选择线106在第二方向(如图6所示负x轴方向)上发送第二列选择信号，从而选择与输入列地址对应的存储单元列。第二列解码器103可以沿负x轴方向驱动、选择或激活第二列选择线106。第二列选择线106中的每一个可以与至少一个位线连接。
160.在另一示例中，列选择信号可以由命令解码器生成。例如，命令解码器还可以响应于读操作命令而生成第二列选择信号，并将第二列选择信号发送至第二列解码器。
161.需要说明的是，参考图5和图6，第一列选择线105和第二列选择线106可以为同一列选择线，通过同一列选择线在读操作或写操作时分别传输列选择信号。
162.在一些实施例中，存储单元阵列包括位于同一列的第一目标存储单元和第二目标存储单元，第一目标存储单元相对于第二目标存储单元更靠近第二列解码器；
163.第二列解码器对存储单元阵列执行读操作，包括：
164.第二列解码器发送第二列选择信号，以选择第一目标存储单元和第二目标存储单元执行读操作；
165.在第一读周期内，第一目标存储单元根据第二列选择信号输出第一读取数据至读出放大器；
166.读出放大器自第二列解码器发出第二列选择信号起，间隔第一读取时间接收到第一读取数据；
167.在第二读周期内，第二目标存储单元根据第二列选择信号输出第二读取数据至读出放大器；
168.读出放大器自第二列解码器发出第二列选择信号起，间隔第二读取时间接收到第二读取数据；
169.其中，第一读取时间与第二读取时间相同。
170.参考图5和图6，存储单元阵列101包括位于同一列的第一目标存储单元101a和第二目标存储单元101b，第一目标存储单元101a相对于第二目标存储单元101b更靠近第二列解码器103。
171.参考图5和图7，第二列解码器103发送第二列选择信号ysel，经过时间t1后传输至第一目标存储单元101a。第一目标存储单元101a接收第二列选择信号(如图7中ysel_a上升处)，经过时间t2后输出存储的第一读取数据(如图7中gio_a)，经过时间t3后第一读取数据传输至读出放大器104，读出放大器104接收到第一读取数据(如图7中gio_sa_a)。
172.示例性地，参考图7，读出放大器104自第二列解码器103发出第二列选择信号起，间隔第一读取时间t1接收到第一读取数据。其中，第一读取时间t1＝t1+t2+t3。
173.参考图6和图7，第二列解码器103发送第二列选择信号ysel，经过时间t4后传输至第二目标存储单元101b。第二目标存储单元101b接收第二列选择信号(如图7中ysel_b上升处)，经过时间t5后输出存储的第二读取数据(如图7中gio_b)，经过时间t6后第二读取数据传输至读出放大器104，读出放大器104接收到第二读取数据(如图7中gio_sa_b)。
174.示例性地，参考图7，读出放大器104自第二列解码器103发出第二列选择信号起，
间隔第二读取时间t2接收到第二读取数据。其中，第二读取时间t2＝t4+t5+t6。
175.参考图5至图7，在对存储单元阵列101执行读操作时，第一目标存储单元101a和第二目标存储单元101b分别输出读取数据至读出放大器104，第一读取时间t1与第二读取时间t2相同，在本公开实施例提供的存储器中，即使针对不同的存储单元进行读操作，读取时间均是相同的，从而可以避免出现后续电路接收数据信息的时间裕量减小，从而造成读出错误的问题，进而提高读操作的一致性，提升存储器性能。
176.在一些实施例中，存储器还包括写驱动器，与第一列解码器位于存储单元阵列相同的一侧；
177.操作方法还包括：
178.写驱动器根据接收的写操作命令，将待写入的数据信号发送至存储单元阵列。
179.参考图5和图6，写驱动器107、第一列解码器102以及存储单元阵列101沿正x轴方向依次排布。需要说明的是，图5和图6提供了一种存储器内部排布方式。但是，这仅是示例，并且本公开不限于如图5和图6所示的排布方式。
180.在接收到写操作指令时，对存储单元阵列101执行写操作。写驱动器107可以通过数据输入线(gio)执行向存储单元写入数据的操作。如图5所示，在对存储单元阵列101执行写操作时，由于第一列解码器102和写驱动器107均沿同一方向(如图5中正x轴方向)向存储单元阵列101传输第一列选择信号和待写入的数据信号，如图5所示的写入过程中，第一列选择信号和待写入的数据信号的时序可以基本保持一致性，进而提高写操作的一致性。
181.示例性地，通过写操作指令解码得到的输入列地址传输至第一列解码器102。第一列解码器102可以对输入列地址进行解码，并且可以基于解码的结果生成第一列选择信号。第一列解码器102可以在正x轴方向上发送第一列选择信号，从而选择与输入列地址对应的存储单元列执行写操作。
182.本公开实施例中，由于第一列解码器102和写驱动器107均沿同一方向(例如，图5中正x轴方向)向存储单元阵列101传输列选择信号和待写入的数据信号，在写入过程中，列选择信号和待写入的数据信号的时序可以基本保持一致性，从而减少写入错误，提升存储器性能。
183.在一些实施例中，存储器还包括行解码器，行解码器与存储单元阵列沿第三方向排布，第三方向与第一方向垂直；
184.操作方法还包括：
185.行解码器发送行选择信号至存储单元阵列，以选择存储单元阵列中的存储单元行进行写操作或者读操作。
186.参考图5和图6，行解码器108可以解码输入行地址，并且可以基于解码的结果生成行选择信号。行解码器108可以通过字线在正y轴方向上发送行选择信号，并且可以选择与输入行地址对应的存储单元。
187.示例性地，如图5和图6所示，行解码器108和存储单元阵列101沿第三方向(如图5中负y轴方向)依次排布。需要说明的是，图5和图6提供了一种存储器内部排布方式。但是，这仅是示例，并且本公开行解码器108不限于如图5和图6所示的排布方式。
188.应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
189.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

技术特征：

1.一种存储器，其特征在于，包括：存储单元阵列；第一列解码器，耦接所述存储单元阵列，被配置为对所述存储单元阵列执行写操作；第二列解码器，耦接所述存储单元阵列，被配置为对所述存储单元阵列执行读操作；读出放大器，与所述第二列解码器位于所述存储单元阵列相对的两侧，耦接所述存储单元阵列，被配置为接收所述存储单元阵列基于所述读操作输出的读出数据信息；其中，所述读出放大器、所述第一列解码器、所述存储单元阵列以及所述第二列解码器在第一方向上排布，且所述第一列解码器与所述第二列解码器位于所述存储单元阵列相对的两侧。2.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：命令解码器，耦接所述第一列解码器，被配置为根据接收的写操作命令控制所述第一列解码器执行所述写操作；所述命令解码器，耦接所述第二列解码器，还被配置为根据接收的读操作命令控制所述第二列解码器执行所述读操作。3.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：第一列选择线和第二列选择线；所述第一列选择线，耦接所述第一列解码器和所述存储单元阵列，用于在所述第一方向上向所述存储单元阵列传输第一列选择信号；其中，所述第一列选择信号用于选择所述存储单元阵列中的存储单元列进行所述写操作；所述第二列选择线，耦接所述第二列解码器和所述存储单元阵列，用于在与所述第一方向相反的第二方向上向所述存储单元阵列传输第二列选择信号；其中，所述第二列选择信号用于选择所述存储单元阵列中的存储单元列进行所述读操作。4.根据权利要求1所述的存储器，其特征在于，所述存储单元阵列包括位于同一列的第一目标存储单元和第二目标存储单元，所述第一目标存储单元相对于所述第二目标存储单元更靠近所述第二列解码器；所述第二列解码器，被配置为发送第二列选择信号，以选择所述第一目标存储单元和所述第二目标存储单元执行读操作；所述第一目标存储单元，被配置为在第一读周期内，根据所述第二列选择信号输出第一读取数据至所述读出放大器；所述读出放大器，还被配置为自所述第二列解码器发出所述第二列选择信号起，间隔第一读取时间接收到所述第一读取数据；所述第二目标存储单元，被配置为在第二读周期内，根据所述第二列选择信号输出第二读取数据至所述读出放大器；所述读出放大器，还被配置为自所述第二列解码器发出所述第二列选择信号起，间隔第二读取时间接收到所述第二读取数据；其中，所述第一读取时间与所述第二读取时间相同。5.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：写驱动器，与所述第一列解码器位于所述存储单元阵列相同的一侧，被配置为根据接收的写操作命令，将待写入的数据信号发送至所述存储单元阵列。
6.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：行解码器，耦接所述存储单元阵列，所述行解码器与所述存储单元阵列沿第三方向排布，所述第三方向与所述第一方向垂直；其中，所述行解码器，被配置为发送行选择信号至所述存储单元阵列，以选择所述存储单元阵列中执行所述写操作或所述读操作的存储单元行。7.根据权利要求1所述的存储器，其特征在于，所述存储器包括动态随机存取存储器。8.一种存储器的操作方法，其特征在于，所述存储器包括存储单元阵列、第一列解码器、第二列解码器以及读出放大器，所述读出放大器、所述第一列解码器、所述存储单元阵列以及所述第二列解码器在第一方向上排布，且所述第一列解码器与所述第二列解码器位于所述存储单元阵列相对的两侧；所述操作方法包括：当进行写操作时，通过所述第一列解码器对所述存储单元阵列执行写操作；当进行读操作时，通过所述第二列解码器对所述存储单元阵列执行读操作；所述读出放大器接收所述存储单元阵列基于所述读操作输出的读出数据信息；其中，所述读出放大器与所述第二列解码器位于所述存储单元阵列相对的两侧。9.根据权利要求8所述的存储器的操作方法，其特征在于，所述存储器还包括命令解码器，所述操作方法还包括：当进行写操作时，所述命令解码器根据接收的写操作命令控制所述第一列解码器执行所述写操作；当进行读操作时，所述命令解码器根据接收的读操作命令控制所述第二列解码器执行所述读操作。10.根据权利要求8所述的存储器的操作方法，其特征在于，所述存储器还包括第一列选择线，所述第一列选择线耦接所述第一列解码器和所述存储单元阵列；所述通过所述第一列解码器对所述存储单元阵列执行写操作，包括：所述第一列解码器在所述第一方向上通过所述第一列选择线发送第一列选择信号，以选择所述存储单元阵列中的存储单元列进行写操作。11.根据权利要求8所述的存储器的操作方法，其特征在于，所述存储器还包括第二列选择线，所述第二列选择线耦接所述第二列解码器和所述存储单元阵列；所述通过所述第二列解码器对所述存储单元阵列执行读操作，包括：所述第二列解码器在与所述第一方向相反的第二方向上，通过所述第二列选择线发送第二列选择信号，以选择所述存储单元阵列中的存储单元列进行读操作。12.根据权利要求8所述的存储器的操作方法，其特征在于，所述存储单元阵列包括位于同一列的第一目标存储单元和第二目标存储单元，所述第一目标存储单元相对于所述第二目标存储单元更靠近所述第二列解码器；所述第二列解码器对所述存储单元阵列执行读操作，包括：所述第二列解码器发送第二列选择信号，以选择所述第一目标存储单元和所述第二目标存储单元执行读操作；在第一读周期内，所述第一目标存储单元根据所述第二列选择信号输出第一读取数据至所述读出放大器；
所述读出放大器自所述第二列解码器发出所述第二列选择信号起，间隔第一读取时间接收到所述第一读取数据；在第二读周期内，所述第二目标存储单元根据所述第二列选择信号输出第二读取数据至所述读出放大器；所述读出放大器自所述第二列解码器发出所述第二列选择信号起，间隔第二读取时间接收到所述第二读取数据；其中，所述第一读取时间与所述第二读取时间相同。13.根据权利要求8所述的存储器的操作方法，其特征在于，所述存储器还包括写驱动器，与所述第一列解码器位于所述存储单元阵列相同的一侧；所述操作方法还包括：所述写驱动器根据接收的写操作命令，将待写入的数据信号发送至所述存储单元阵列。14.根据权利要求8所述的存储器的操作方法，其特征在于，所述存储器还包括行解码器，所述行解码器与所述存储单元阵列沿第三方向排布，所述第三方向与所述第一方向垂直；所述操作方法还包括：所述行解码器发送行选择信号至所述存储单元阵列，以选择所述存储单元阵列中的存储单元行进行所述写操作或者所述读操作。

技术总结

本公开实施例公开了一种存储器及其操作方法。存储器包括：存储单元阵列；第一列解码器，耦接所述存储单元阵列，被配置为对所述存储单元阵列执行写操作；第二列解码器，耦接所述存储单元阵列，被配置为对所述存储单元阵列执行读操作；读出放大器，与所述第二列解码器位于所述存储单元阵列相对的两侧，耦接所述存储单元阵列，被配置为接收所述存储单元阵列基于所述读操作输出的读出数据信息；其中，所述读出放大器、所述第一列解码器、所述存储单元阵列以及所述第二列解码器在第一方向上排布，且所述第一列解码器与所述第二列解码器位于所述存储单元阵列相对的两侧。所述存储单元阵列相对的两侧。所述存储单元阵列相对的两侧。